_primary.vhd

来自「FPGA的一个学习用的代码。主要表示了验证环境的搭建」· VHDL 代码 · 共 14 行

library verilog;
use verilog.vl_types.all;
entity bfm_cc is
    port(
        sys_clk         : in     vl_logic;
        cpu_cs_cc_n     : out    vl_logic;
        cpu_oe_cc_n     : out    vl_logic;
        cpu_we_cc_n     : out    vl_logic;
        cpu_adr_cc      : out    vl_logic_vector(9 downto 0);
        cpu_dat_cc      : out    vl_logic_vector(31 downto 0);
        cc_dat_cpu      : in     vl_logic_vector(31 downto 0)
    );
end bfm_cc;