def2.v

来自「一个简单的始终触发器的代码 另外包括测试验证程序和输入码数据」· Verilog 代码 · 共 18 行

`timescale 1ns/1ns
module def2;
	reg PD,PClr,PClk;
	wire PQ;
	reg [2:0] Rom [7:0];
	integer k;
	initial
		begin:ONLY_ONCE
			$readmemb("shujudef.txt",Rom);
			for(k=0;k<8;k=k+1)
				begin
					#10 {PD,PClr,PClk}=Rom[k];	
				end
	end
	DEF d1(PD,PClr,PClk,PQ);	
	
endmodule