def.v

来自「一个简单的始终触发器的代码 另外包括测试验证程序和输入码数据」· Verilog 代码 · 共 18 行

module DEF(D,Clr,Clk,Q);
	input D,Clr,Clk;
	output Q;
	reg Q;
	
	always@(Clr)
		begin 
			if(!Clr)
				assign Q=0;
			else 
				deassign Q;
		end

	always @(negedge Clk)Q=D;
	
endmodule