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Fitter report for mpeg2
Thu May 31 16:46:46 2007
Version 6.0 Build 178 04/27/2006 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Input Pins
6. Output Pins
7. Bidir Pins
8. All Package Pins
9. Control Signals
10. Global & Other Fast Signals
11. Carry Chains
12. Cascade Chains
13. Non-Global High Fan-Out Signals
14. Peripheral Signals
15. LAB
16. Local Routing Interconnect
17. LAB External Interconnect
18. Row Interconnect
19. LAB Column Interconnect
20. LAB Column Interconnect
21. Fitter Resource Usage Summary
22. Fitter Resource Utilization by Entity
23. Delay Chain Summary
24. Pin-Out File
25. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2006 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
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without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
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; Fitter Summary ;
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; Fitter Status ; Successful - Thu May 31 16:46:46 2007 ;
; Quartus II Version ; 6.0 Build 178 04/27/2006 SJ Full Version ;
; Revision Name ; mpeg2 ;
; Top-level Entity Name ; mpeg2 ;
; Family ; FLEX10K ;
; Device ; EPF10K20RC208-3 ;
; Timing Models ; Final ;
; Total logic elements ; 670 / 1,152 ( 58 % ) ;
; Total pins ; 147 / 147 ( 100 % ) ;
; Total memory bits ; 0 / 12,288 ( 0 % ) ;
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+------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+------------------------------------------------------------+--------------------+--------------------+
; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; EPF10K20RC208-3 ; ;
; Use smart compilation ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
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; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+--------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; Single-Pin CE ; I/O Standard ;
+--------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; RSTL ; 177 ; -- ; 11 ; 11 ; no ; no ; no ; no ; no ; TTL ;
; FR8 ; 163 ; -- ; 3 ; 61 ; no ; no ; no ; no ; no ; TTL ;
; A13 ; 169 ; -- ; 6 ; 7 ; no ; no ; no ; no ; no ; TTL ;
; A15 ; 173 ; -- ; 9 ; 7 ; no ; no ; no ; no ; no ; TTL ;
; A14 ; 170 ; -- ; 7 ; 7 ; no ; no ; no ; no ; no ; TTL ;
; A11 ; 167 ; -- ; 5 ; 19 ; no ; no ; no ; no ; no ; TTL ;
; A12 ; 172 ; -- ; 8 ; 19 ; no ; no ; no ; no ; no ; TTL ;
; A10 ; 168 ; -- ; 6 ; 19 ; no ; no ; no ; no ; no ; TTL ;
; RD/ ; 182 ; -- ; -- ; 3 ; no ; no ; no ; no ; no ; TTL ;
; WR/ ; 184 ; -- ; -- ; 11 ; no ; no ; no ; no ; no ; TTL ;
; FP8STB ; 162 ; -- ; 3 ; 23 ; no ; no ; no ; no ; no ; TTL ;
; CK8M ; 183 ; -- ; -- ; 44 ; yes ; no ; no ; no ; no ; TTL ;
; CK2M ; 161 ; -- ; 2 ; 64 ; no ; no ; no ; no ; no ; TTL ;
; INT4 ; 198 ; -- ; 20 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; INT2 ; 197 ; -- ; 19 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; INT3 ; 202 ; -- ; 21 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; INT1 ; 193 ; -- ; 17 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; FIFO_E ; 47 ; F ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; AOUT7 ; 13 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; CK4M ; 160 ; -- ; 2 ; 13 ; no ; no ; no ; no ; no ; TTL ;
; D2 ; 174 ; -- ; 9 ; 2 ; no ; no ; no ; no ; no ; TTL ;
; D1 ; 175 ; -- ; 10 ; 4 ; no ; no ; no ; no ; no ; TTL ;
; TEF ; 135 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; UHW ; 78 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; AOUT6 ; 11 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; STREQ ; 64 ; -- ; 18 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; RCLK2 ; 190 ; -- ; 15 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; RCLK4 ; 189 ; -- ; 14 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; RCLK1 ; 191 ; -- ; 16 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; RCLK3 ; 187 ; -- ; 14 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; TD7 ; 139 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; END7 ; 53 ; F ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; CHANGE ; 36 ; E ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; A_OUT ; 17 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; AOUT5 ; 9 ; A ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; TD6 ; 141 ; B ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; END6 ; 54 ; -- ; 24 ; 1 ; no ; no ; no ; no ; no ; TTL ;
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