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基于fpga和sopc的用VHDL语言编写的EDA采样高速A/D的存储示波器

; Create Debugging Nodes for IP Cores                                ; off          ; off           ;
; Disk space/compilation speed tradeoff                              ; Normal       ; Normal        ;
; Preserve fewer node names                                          ; On           ; On            ;
; Disable OpenCore Plus hardware evaluation                          ; Off          ; Off           ;
; Verilog Version                                                    ; Verilog_2001 ; Verilog_2001  ;
; VHDL Version                                                       ; VHDL93       ; VHDL93        ;
; Top-level entity name                                              ; RESERV       ; RESERV        ;
; State Machine Processing                                           ; Auto         ; Auto          ;
; NOT Gate Push-Back                                                 ; On           ; On            ;
; Power-Up Don't Care                                                ; On           ; On            ;
; Remove Redundant Logic Cells                                       ; Off          ; Off           ;
; Remove Duplicate Registers                                         ; On           ; On            ;
; Ignore CARRY Buffers                                               ; Off          ; Off           ;
; Ignore CASCADE Buffers                                             ; Off          ; Off           ;
; Ignore GLOBAL Buffers                                              ; Off          ; Off           ;
; Ignore ROW GLOBAL Buffers                                          ; Off          ; Off           ;
; Ignore LCELL Buffers                                               ; Off          ; Off           ;
; Ignore SOFT Buffers                                                ; On           ; On            ;
; Limit AHDL Integers to 32 Bits                                     ; Off          ; Off           ;
; Optimization Technique -- Cyclone                                  ; Balanced     ; Balanced      ;
; Carry Chain Length -- Stratix/Stratix GX/Cyclone/MAX II/Cyclone II ; 70           ; 70            ;
; Auto Carry Chains                                                  ; On           ; On            ;
; Auto Open-Drain Pins                                               ; On           ; On            ;
; Remove Duplicate Logic                                             ; On           ; On            ;
; Perform WYSIWYG Primitive Resynthesis                              ; Off          ; Off           ;
; Perform gate-level register retiming                               ; Off          ; Off           ;
; Allow register retiming to trade off Tsu/Tco with Fmax             ; On           ; On            ;
; Auto ROM Replacement                                               ; On           ; On            ;
; Auto RAM Replacement                                               ; On           ; On            ;
; Auto Shift Register Replacement                                    ; On           ; On            ;
; Auto Clock Enable Replacement                                      ; On           ; On            ;
; Allows Synchronous Control Signal Usage in Normal Mode Logic Cells ; On           ; On            ;
; Auto Resource Sharing                                              ; Off          ; Off           ;
; Allow Any RAM Size For Recognition                                 ; Off          ; Off           ;
; Allow Any ROM Size For Recognition                                 ; Off          ; Off           ;
; Allow Any Shift Register Size For Recognition                      ; Off          ; Off           ;
+--------------------------------------------------------------------+--------------+---------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (No Restructuring Performed)                                                                                                                                                                                                                     ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output                                                                                                                                              ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 2:1                ; 4 bits    ; 4 LEs         ; 4 LEs                ; 0 LEs                  ; Yes        ; |RESERV|DPRAM:u1|altsyncram:altsyncram_component|altsyncram_d071:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_data_shift_cntr_reg[0]                                ;
; 3:1                ; 10 bits   ; 20 LEs        ; 10 LEs               ; 10 LEs                 ; Yes        ; |RESERV|DPRAM:u1|altsyncram:altsyncram_component|altsyncram_d071:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_addr_reg[9]                                           ;
; 3:1                ; 8 bits    ; 16 LEs        ; 8 LEs                ; 8 LEs                  ; Yes        ; |RESERV|DPRAM:u1|altsyncram:altsyncram_component|altsyncram_d071:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_data_reg[0]                                           ;
; 22:1               ; 4 bits    ; 56 LEs        ; 48 LEs               ; 8 LEs                  ; Yes        ; |RESERV|DPRAM:u1|altsyncram:altsyncram_component|altsyncram_d071:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr|WORD_SR[0] ;
; 2:1                ; 5 bits    ; 5 LEs         ; 5 LEs                ; 0 LEs                  ; Yes        ; |RESERV|sld_signaltap:rsv1|sld_ela_control:ela_control|sld_ela_state_machine:sm1|post_trigger_count_enable                                                              ;
; 2:1                ; 23 bits   ; 23 LEs        ; 23 LEs               ; 0 LEs                  ; Yes        ; |RESERV|sld_signaltap:rsv1|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:info_data_shift_out|dffs[8]                    ;
; 2:1                ; 17 bits   ; 17 LEs        ; 17 LEs               ; 0 LEs                  ; Yes        ; |RESERV|sld_signaltap:rsv1|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:ram_data_shift_out|dffs[10]                    ;
; 10:1               ; 4 bits    ; 24 LEs        ; 24 LEs               ; 0 LEs                  ; Yes        ; |RESERV|sld_signaltap:rsv1|sld_rom_sr:crc_rom_sr|WORD_SR[3]                                                                                                             ;
; 2:1                ; 5 bits    ; 5 LEs         ; 5 LEs                ; 0 LEs                  ; No         ; |RESERV|sld_signaltap:rsv1|sld_ela_control:ela_control|ela_status[0]                                                                                                    ;
; 2:1                ; 10 bits   ; 10 LEs        ; 10 LEs               ; 0 LEs                  ; Yes        ; |RESERV|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:2:IRF|Q[5]                                                                                                              ;
; 4:1                ; 2 bits    ; 4 LEs         ; 4 LEs                ; 0 LEs                  ; Yes        ; |RESERV|sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[6]                                                                                                                        ;
; 4:1                ; 5 bits    ; 10 LEs        ; 10 LEs               ; 0 LEs                  ; Yes        ; |RESERV|sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[0]                                                                                                                        ;
; 26:1               ; 4 bits    ; 68 LEs        ; 40 LEs               ; 28 LEs                 ; Yes        ; |RESERV|sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|WORD_SR[3]                                                                                                         ;
; 2:1                ; 2 bits    ; 2 LEs         ; 2 LEs                ; 0 LEs                  ; No         ; |RESERV|sld_hub:sld_hub_inst|NODE_ENA~0                                                                                                                                 ;
; 2:1                ; 2 bits    ; 2 LEs         ; 2 LEs                ; 0 LEs                  ; No         ; |RESERV|sld_hub:sld_hub_inst|SHADOW_IRF_ENABLE[2]                                                                                                                       ;
; 2:1                ; 2 bits    ; 2 LEs         ; 2 LEs                ; 0 LEs                  ; No         ; |RESERV|sld_hub:sld_hub_inst|IR_MUX_SEL[1]                                                                                                                              ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+


+----------------------------------------------------------------+
; WYSIWYG Cells                                                  ;
+--------------------------------------------------------+-------+
; Statistic                                              ; Value ;
+--------------------------------------------------------+-------+
; Number of WYSIWYG cells                                ; 103   ;
; Number of synthesis-generated cells                    ; 450   ;
; Number of WYSIWYG LUTs                                 ; 103   ;
; Number of synthesis-generated LUTs                     ; 271   ;
; Number of WYSIWYG registers                            ; 91    ;
; Number of synthesis-generated registers                ; 303   ;