7064.tan.rpt

来自「CPLD的例子程序2,EPM7064芯片,PC104扩展卡上应用」· RPT 代码 · 共 351 行 · 第 1/5 页

; Number of paths to report                             ; 200                ;      ;         ;             ;
; Report Minumum Timing Checks                          ; Off                ;      ;         ;             ;
; Use Fast Timing Models                                ; Off                ;      ;         ;             ;
; Report IO Paths Separately                            ; Off                ;      ;         ;             ;
; Clock Analysis Only                                   ; Off                ;      ;         ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;         ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;         ;             ;
; Cut off read during write signal paths                ; On                 ;      ;         ;             ;
; Cut off clear and preset signal paths                 ; On                 ;      ;         ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;         ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;         ;             ;
; Analyze latches as synchronous elements               ; Off                ;      ;         ;             ;
; Do Min/Max analysis using Rise/Fall delays            ; Off                ;      ;         ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;         ;             ;
; Use Clock Latency for PLL offset                      ; Off                ;      ;         ;             ;
; Clock Settings                                        ; Carl0              ;      ; CARL[0] ;             ;
; Clock Settings                                        ; Carl1              ;      ; CARL[1] ;             ;
; Clock Settings                                        ; clk                ;      ; CLK_IN  ;             ;
+-------------------------------------------------------+--------------------+------+---------+-------------+


+--------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                               ;
+-----------------+--------------------+----------+------------------+----------+-----------------------+---------------------+--------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ;
+-----------------+--------------------+----------+------------------+----------+-----------------------+---------------------+--------+
; CARL[0]         ; CARL0              ; User Pin ; 1.0 MHz          ; NONE     ; N/A                   ; N/A                 ; N/A    ;
; CARL[1]         ; CARL1              ; User Pin ; 1.0 MHz          ; NONE     ; N/A                   ; N/A                 ; N/A    ;
; CLK_IN          ; clk                ; User Pin ; 40.0 MHz         ; NONE     ; N/A                   ; N/A                 ; N/A    ;
+-----------------+--------------------+----------+------------------+----------+-----------------------+---------------------+--------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLK_IN'                                                                                                                                                                                                                     ;
+-----------+-----------------------------------+---------------------------------------+---------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack     ; Actual fmax (period)              ; From                                  ; To                                    ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------+-----------------------------------+---------------------------------------+---------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; div1[4]                               ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; div1[3]                               ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; lpm_counter:clkcounter1_rtl_0|dffs[4] ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; lpm_counter:clkcounter1_rtl_0|dffs[5] ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; div1[5]                               ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; div2[4]                               ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; div2[3]                               ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; lpm_counter:clkcounter2_rtl_1|dffs[4] ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; lpm_counter:clkcounter2_rtl_1|dffs[5] ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 6.200 ns  ; 53.19 MHz ( period = 18.800 ns )  ; div2[5]                               ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.800 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; lpm_counter:clkcounter1_rtl_0|dffs[2] ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; div1[2]                               ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; lpm_counter:clkcounter1_rtl_0|dffs[1] ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; div1[1]                               ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; lpm_counter:clkcounter1_rtl_0|dffs[0] ; lpm_counter:clkcounter1_rtl_0|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; lpm_counter:clkcounter2_rtl_1|dffs[2] ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; div2[2]                               ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; lpm_counter:clkcounter2_rtl_1|dffs[1] ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; div2[1]                               ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; lpm_counter:clkcounter2_rtl_1|dffs[0] ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; div2[0]                               ; clko2                                 ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; lpm_counter:clkcounter2_rtl_1|dffs[2] ; clko2                                 ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; div2[2]                               ; clko2                                 ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; div2[4]                               ; clko2                                 ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; lpm_counter:clkcounter2_rtl_1|dffs[1] ; clko2                                 ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; div2[1]                               ; clko2                                 ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; lpm_counter:clkcounter2_rtl_1|dffs[3] ; clko2                                 ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; div2[3]                               ; clko2                                 ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; lpm_counter:clkcounter2_rtl_1|dffs[4] ; clko2                                 ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 7.000 ns  ; 55.56 MHz ( period = 18.000 ns )  ; lpm_counter:clkcounter2_rtl_1|dffs[0] ; clko2                                 ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 14.000 ns               ;
; 8.400 ns  ; 60.24 MHz ( period = 16.600 ns )  ; div1[0]                               ; lpm_counter:clkcounter1_rtl_0|dffs[5] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 12.600 ns               ;
; 8.400 ns  ; 60.24 MHz ( period = 16.600 ns )  ; lpm_counter:clkcounter1_rtl_0|dffs[2] ; lpm_counter:clkcounter1_rtl_0|dffs[5] ; CLK_IN     ; CLK_IN   ; 25.000 ns                   ; 21.000 ns                 ; 12.600 ns               ;