makefile

来自「將VHDL設計轉換成Verilog設計的程式」· 代码 · 共 11 行

vhd2vl : lex.yy.c vhd2vl.tab.c
	gcc -O3 -o vhd2vl lex.yy.c vhd2vl.tab.c -lfl

vhd2vl.tab.c : vhd2vl.y
	bison -d -v vhd2vl.y

lex.yy.c : vhd2vl.l
	flex -i vhd2vl.l

clean :
	rm lex.yy.c vhd2vl.tab.c vhd2vl.tab.h vhd2vl.output *~ vhd2vl