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📄 makefile

📁 將VHDL設計轉換成Verilog設計的程式
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vhd2vl : lex.yy.c vhd2vl.tab.c	gcc -O3 -o vhd2vl lex.yy.c vhd2vl.tab.c -lflvhd2vl.tab.c : vhd2vl.y	bison -d -v vhd2vl.ylex.yy.c : vhd2vl.l	flex -i vhd2vl.lclean :	rm lex.yy.c vhd2vl.tab.c vhd2vl.tab.h vhd2vl.output *~ vhd2vl

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