v2vhdl.tex

將Verilog設計轉成VHDL設計的程式

\documentclass{article}
\usepackage{epsfig}
\renewcommand{\figurename}{Figura}
\renewcommand{\tablename}{Tabelul}
\title{Convertor Verilog VHDL}
\author{Corciovei Marilen Aretius,}
\date{25.05.2000}
\begin{document}
\maketitle
\begin{abstract}
\par {\bf Tema proiectului} const\u{a} \^{\i}n realizarea unui convertor din Verilog \^{\i}n VHDL. 
\par Programul a fost realizat \c{s}i testat pe sistemul de operare Linux (rulat pe ma\c{s}in\u{a} iv386), programul poate fi compilat \c{s}i rulat pe orice ma\c{s}in\u{a} UNIX alike care dispune de un compilator C {\it GNU}, un analizor lexical {\it lex} \c{s}i un analizor sintactic {\it Bison}. 
\par Interfa\c{t}a grafic\u{a} a fost realizat\u{a} pentru o platform\u{a} XFree86 utiliz\^{a}nd widget-uri Ot.
\end{abstract}

\par Idei
\begin{itemize}
\item exista mai multe HDL-uri dar toate au in comun o structura reprezentata de clasele : Module ... pe asta ne-am bazat... 
\begin{figure}
\input{hdl_uri.pstex_t} 
\caption{Multimea HDL-urilor}
\end{figure}
\item structura unui HDL
\item etapele convertorului ... vezi fig 2
\item gramatica
\item fisierele ce-i cu ele
\item concluzii: se poate extinde, nu se poate face exact si e nevoie de om, cu java is porturi, difera pentru standardul verilog, nu face chestii de VeriiWell ex: \$display
\item exemple adder si mark sau and si nu stiu ce
\item exact ce face : module , porturi, io, declaratii ,fire de executii cate putin la fiecare
\item gata 
\end{itemize}   
\begin{figure}
\input{schema.pstex_t} 
\caption{Organizarea structurala a convertorului Verilog-VHDL}
\end{figure}
\end{document}