makefile

来自「將Verilog設計轉成VHDL設計的程式」· 代码 · 共 7 行

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7 行

all:	latex v2vhdl.tex	dvips -f v2vhdl.dvi > v2vhdl.psclean:	rm -f v2vhdl.dvi	rm -f v2vhdl.ps

makefile - 源码说明

本页面展示了「將Verilog設計轉成VHDL設計的程式」中的 makefile 源码文件，采用编程语言编写，共 7 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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