makefile

將Verilog設計轉成VHDL設計的程式

all: List.o Module.o IODecl.o Util.o BitVec.o
 
List.o: List.cpp List.h
	g++ -c List.cpp

Module.o: Module.cpp Module.h
	g++ -c Module.cpp

Util.o:	Util.cpp Util.h
	g++ -c Util.cpp

IODecl.o: IODecl.cpp IODecl.h
	g++ -c IODecl.cpp

BitVec.o: BitVec.cpp BitVec.h
	g++ -c BitVec.cpp 

mtest: List.o mtest.cpp
	g++ List.o mtest.cpp -omtest

clean:
	rm -f *.o
	rm -f core
	rm -f *~