📄 vga.fit.rpt
字号:
; lpm_counter:ln_cnt_rtl_1|alt_counter_f10ke:wysi_counter|counter_cell[4]~COUT ; 2 ;
; lpm_counter:pxl_cnt_rtl_0|alt_counter_f10ke:wysi_counter|counter_cell[5]~COUT ; 2 ;
; lpm_counter:ln_cnt_rtl_1|alt_counter_f10ke:wysi_counter|q[0]~337 ; 2 ;
; i56~63 ; 2 ;
; lpm_counter:ln_cnt_rtl_1|alt_counter_f10ke:wysi_counter|q[9] ; 2 ;
; i70~42 ; 2 ;
; lpm_counter:ln_cnt_rtl_1|alt_counter_f10ke:wysi_counter|q[0]~338 ; 2 ;
; lpm_counter:pxl_cnt_rtl_0|alt_counter_f10ke:wysi_counter|q[9] ; 2 ;
+-------------------------------------------------------------------------------+---------+
+------------------------------------------------------------------------------------------------------+
; Peripheral Signals ;
+-------------------------------------------------------------------------------------------------------
; Peripheral Signal ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+-------------------+---------+---------------+-----------------+---------------------------+----------+
; g_reg[2] ; LC1_F35 ; Output enable ; no ; no ; -ve ;
; g_reg[3] ; LC1_F27 ; Output enable ; no ; no ; -ve ;
; b_reg[2] ; LC1_F15 ; Output enable ; no ; no ; -ve ;
; b_reg[3] ; LC1_F11 ; Output enable ; no ; yes ; -ve ;
; r_reg[2] ; LC1_F10 ; Output enable ; no ; no ; -ve ;
; r_reg[3] ; LC1_F26 ; Output enable ; no ; no ; -ve ;
+-------------------+---------+---------------+-----------------+---------------------------+----------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 199 ;
; 1 ; 4 ;
; 2 ; 1 ;
; 3 ; 1 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 10 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 204 ;
; 1 ; 1 ;
; 2 ; 0 ;
; 3 ; 1 ;
; 4 ; 1 ;
; 5 ; 2 ;
; 6 ; 4 ;
; 7 ; 3 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 199 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 2 ;
; 5 ; 5 ;
; 6 ; 2 ;
; 7 ; 4 ;
; 8 ; 2 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 1 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 1 ;
+----------------------------+----------------+
+-----------------------------------------------------------------------------------------+
; Row Interconnect ;
+------------------------------------------------------------------------------------------
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+--------------------+-----------------------------+------------------------------+
; A ; 1 / 144 ( < 1 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; B ; 1 / 144 ( < 1 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; C ; 1 / 144 ( < 1 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; D ; 16 / 144 ( 11 % ) ; 1 / 72 ( 1 % ) ; 0 / 72 ( 0 % ) ;
; E ; 2 / 144 ( 1 % ) ; 0 / 72 ( 0 % ) ; 3 / 72 ( 4 % ) ;
; F ; 43 / 144 ( 29 % ) ; 2 / 72 ( 2 % ) ; 4 / 72 ( 5 % ) ;
; Total ; 64 / 864 ( 7 % ) ; 3 / 432 ( < 1 % ) ; 7 / 432 ( 1 % ) ;
+-------+--------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+----------------------------
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 3 / 24 ( 12 % ) ;
; 2 ; 2 / 24 ( 8 % ) ;
; 3 ; 2 / 24 ( 8 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 1 / 24 ( 4 % ) ;
; 11 ; 1 / 24 ( 4 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 5 / 24 ( 20 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 1 / 24 ( 4 % ) ;
; 19 ; 2 / 24 ( 8 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 1 / 24 ( 4 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; 25 ; 0 / 24 ( 0 % ) ;
; 26 ; 1 / 24 ( 4 % ) ;
; 27 ; 1 / 24 ( 4 % ) ;
; 28 ; 0 / 24 ( 0 % ) ;
; 29 ; 0 / 24 ( 0 % ) ;
; 30 ; 0 / 24 ( 0 % ) ;
; 31 ; 0 / 24 ( 0 % ) ;
; 32 ; 0 / 24 ( 0 % ) ;
; 33 ; 0 / 24 ( 0 % ) ;
; 34 ; 0 / 24 ( 0 % ) ;
; 35 ; 1 / 24 ( 4 % ) ;
; 36 ; 1 / 24 ( 4 % ) ;
; Total ; 22 / 864 ( 2 % ) ;
+-------+-------------------+
+---------------------------+
; LAB Column Interconnect ;
+----------------------------
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 48 ( 0 % ) ;
; Total ; 0 / 48 ( 0 % ) ;
+-------+-------------------+
+---------------------------------------------------+
; Fitter Resource Usage Summary ;
+----------------------------------------------------
; Resource ; Usage ;
+------------------------------+--------------------+
; Logic cells ; 96 / 1,728 ( 5 % ) ;
; Registers ; 50 / 1,728 ( 2 % ) ;
; Logic cells in carry chains ; 20 ;
; User inserted logic cells ; 0 ;
; I/O pins ; 10 / 147 ( 6 % ) ;
; -- Clock pins ; 0 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 1 ;
; EABs ; 0 / 6 ( 0 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total RAM block bits ; 0 / 24,576 ( 0 % ) ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 50 ;
; Total fan-out ; 427 ;
; Average fan-out ; 4.03 ;
+------------------------------+--------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Compilation Hierarchy Node ; Logic Cells ; Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------------------+-------------+-----------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------------------------------------------------+
; |vga ; 96 (70) ; 50 ; 0 ; 10 ; 46 (40) ; 2 (2) ; 48 (28) ; 20 (0) ; |vga ;
; |lpm_counter:ln_cnt_rtl_1| ; 12 (0) ; 10 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 10 (0) ; 10 (0) ; |vga|lpm_counter:ln_cnt_rtl_1 ;
; |alt_counter_f10ke:wysi_counter| ; 12 (12) ; 10 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 10 (10) ; 10 (10) ; |vga|lpm_counter:ln_cnt_rtl_1|alt_counter_f10ke:wysi_counter ;
; |lpm_counter:pxl_cnt_rtl_0| ; 14 (0) ; 10 ; 0 ; 0 ; 4 (0) ; 0 (0) ; 10 (0) ; 10 (0) ; |vga|lpm_counter:pxl_cnt_rtl_0 ;
; |alt_counter_f10ke:wysi_counter| ; 14 (14) ; 10 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 10 (10) ; 10 (10) ; |vga|lpm_counter:pxl_cnt_rtl_0|alt_counter_f10ke:wysi_counter ;
+----------------------------------------+-------------+-----------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------------------------------------------------+
+-------------------------------+
; Delay Chain Summary ;
+--------------------------------
; Name ; Pin Type ; Pad to Core ;
+------+----------+-------------+
; clk ; Input ; OFF ;
; rst ; Input ; ON ;
; hs ; Output ; OFF ;
; vs ; Output ; OFF ;
; g[1] ; Bidir ; ON ;
; g[0] ; Bidir ; ON ;
; b[1] ; Bidir ; ON ;
; b[0] ; Bidir ; ON ;
; r[1] ; Bidir ; ON ;
; r[0] ; Bidir ; ON ;
+------+----------+-------------+
+---------------+
; Pin-Out File ;
+---------------+
The pin-out file can be found in F:/work/vga680x480_color_bar01/vga.pin.
+------------------+
; Fitter Messages ;
+------------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.0 Build 214 3/25/2004 Service Pack 1 SJ Full Version
Info: Processing started: Sat Dec 18 20:21:33 2004
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off vga -c vga
Info: Selected device EP1K30QC208-3 for design vga
Info: Timing requirements not specified -- optimizing all clocks equally to maximize operation frequency
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Sat Dec 18 2004 at 20:21:35
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 1 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Sat Dec 18 20:21:41 2004
Info: Elapsed time: 00:00:07
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