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Fitter report for vga
Sat Dec 18 20:21:41 2004
Version 4.0 Build 214 3/25/2004 Service Pack 1 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Fitter Equations
6. Floorplan View
7. Input Pins
8. Output Pins
9. Bidir Pins
10. All Package Pins
11. Control Signals
12. Global & Other Fast Signals
13. Carry Chains
14. Cascade Chains
15. Non-Global High Fan-Out Signals
16. Peripheral Signals
17. LAB
18. Local Routing Interconnect
19. LAB External Interconnect
20. Row Interconnect
21. LAB Column Interconnect
22. LAB Column Interconnect
23. Fitter Resource Usage Summary
24. Fitter Resource Utilization by Entity
25. Delay Chain Summary
26. Pin-Out File
27. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2004 Altera Corporation
Any megafunction design, and related netlist (encrypted or decrypted),
support information, device programming or simulation file, and any other
associated documentation or information provided by Altera or a partner
under Altera's Megafunction Partnership Program may be used only
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partner, remains with Altera, the megafunction partner, or their respective
licensors. No other licenses, including any licenses needed under any third
party's intellectual property, are provided herein.
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; Fitter Summary ;
+-----------------------+---------------------------------------+
; Fitter Status ; Successful - Sat Dec 18 20:21:41 2004 ;
; Revision Name ; vga ;
; Top-level Entity Name ; vga ;
; Family ; ACEX1K ;
; Device ; EP1K30QC208-3 ;
; Total logic elements ; 96 / 1,728 ( 5 % ) ;
; Total pins ; 10 / 147 ( 6 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total PLLs ; 0 ;
+-----------------------+---------------------------------------+
+------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+-------------------------------------------------------------------------------------------------------
; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; EP1K30QC208-3 ; ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Auto Global Memory Control Signals ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Slow Slew Rate ; Off ; Off ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; FIT_ONLY_ONE_ATTEMPT ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Optimize Timing ; Normal Compilation ; Normal Compilation ;
+------------------------------------------------------------+--------------------+--------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+--------------------------------------------------------------------------
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Auto-restart configuration after error ; On ;
; Release clears before tri-states ; Off ;
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+-------------------+
; Fitter Equations ;
+-------------------+
The equations can be found in F:/work/vga680x480_color_bar01/vga.fit.eqn.
+-----------------+
; Floorplan View ;
+-----------------+
Floorplan report data cannot be output to ASCII.
Please use Quartus II to view the floorplan report data.
+--------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+---------------------------------------------------------------------------------------------------------------------------------------------------------
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; I/O Standard ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
; clk ; 79 ; -- ; -- ; 50 ; yes ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; rst ; 180 ; -- ; 18 ; 50 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Name ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Open Drain ; I/O Standard ;
+------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+--------------+
; hs ; 45 ; F ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; vs ; 47 ; F ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Single-Pin OE ; Open Drain ; I/O Standard ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+---------------+------------+--------------+
; g[1] ; 39 ; E ; -- ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; g[0] ; 38 ; E ; -- ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; b[1] ; 40 ; E ; -- ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; b[0] ; 31 ; D ; -- ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; r[1] ; 44 ; F ; -- ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; r[0] ; 37 ; E ; -- ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+---------------+------------+--------------+
+-----------------------------------+
; All Package Pins ;
+------------------------------------
; Pin # ; Usage ; I/O Standard ;
+-------+------------+--------------+
; 1 ; #TCK ; ;
; 2 ; ^CONF_DONE ; ;
; 3 ; ^nCEO ; ;
; 4 ; #TDO ; ;
; 5 ; VCC_IO ; ;
; 6 ; GND_INT ; ;
; 7 ; GND* ; ;
; 8 ; GND* ; ;
; 9 ; GND* ; ;
; 10 ; GND* ; ;
; 11 ; GND* ; ;
; 12 ; GND* ; ;
; 13 ; GND* ; ;
; 14 ; GND* ; ;
; 15 ; GND* ; ;
; 16 ; GND* ; ;
; 17 ; GND* ; ;
; 18 ; GND* ; ;
; 19 ; GND* ; ;
; 20 ; GND_INT ; ;
; 21 ; VCC_INT ; ;
; 22 ; VCC_IO ; ;
; 23 ; GND_INT ; ;
; 24 ; GND* ; ;
; 25 ; GND* ; ;
; 26 ; GND* ; ;
; 27 ; GND* ; ;
; 28 ; GND* ; ;
; 29 ; GND* ; ;
; 30 ; GND* ; ;
; 31 ; b[0] ; LVTTL/LVCMOS ;
; 32 ; GND_INT ; ;
; 33 ; VCC_INT ; ;
; 34 ; VCC_IO ; ;
; 35 ; GND_INT ; ;
; 36 ; GND* ; ;
; 37 ; r[0] ; LVTTL/LVCMOS ;
; 38 ; g[0] ; LVTTL/LVCMOS ;
; 39 ; g[1] ; LVTTL/LVCMOS ;
; 40 ; b[1] ; LVTTL/LVCMOS ;
; 41 ; GND* ; ;
; 42 ; VCC_IO ; ;
; 43 ; GND_INT ; ;
; 44 ; r[1] ; LVTTL/LVCMOS ;
; 45 ; hs ; LVTTL/LVCMOS ;
; 46 ; GND* ; ;
; 47 ; vs ; LVTTL/LVCMOS ;
; 48 ; VCC_INT ; ;
; 49 ; GND_INT ; ;
; 50 ; #TMS ; ;
; 51 ; #TRST ; ;
; 52 ; ^nSTATUS ; ;
; 53 ; GND* ; ;
; 54 ; GND* ; ;
; 55 ; GND* ; ;
; 56 ; GND* ; ;
; 57 ; GND* ; ;
; 58 ; GND* ; ;
; 59 ; GND_INT ; ;
; 60 ; GND* ; ;
; 61 ; GND* ; ;
; 62 ; GND* ; ;
; 63 ; GND* ; ;
; 64 ; GND* ; ;
; 65 ; GND* ; ;
; 66 ; VCC_IO ; ;
; 67 ; GND* ; ;
; 68 ; GND* ; ;
; 69 ; GND* ; ;
; 70 ; GND* ; ;
; 71 ; GND* ; ;
; 72 ; VCC_INT ; ;
; 73 ; GND* ; ;
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