vga.tan.rpt

用Verilog做的VGA 480X640彩色驱动

; Cut off feedback from I/O pins                        ; On                 ;      ;    ;
; Cut off clear and preset signal paths                 ; On                 ;      ;    ;
; Cut off read during write signal paths                ; On                 ;      ;    ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;
; Run Minimum Analysis                                  ; On                 ;      ;    ;
; Use Minimum Timing Models                             ; Off                ;      ;    ;
; Number of paths to report                             ; 200                ;      ;    ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;
+-------------------------------------------------------+--------------------+------+----+


+---------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary                                                                                 ;
+----------------------------------------------------------------------------------------------------------
; Type                   ; Slack ; Required Time ; Actual Time                      ; From     ; To       ;
+------------------------+-------+---------------+----------------------------------+----------+----------+
; Worst-case tco         ; N/A   ; None          ; 11.900 ns                        ; b_reg[1] ; b[0]     ;
; Worst-case minimum tco ; N/A   ; None          ; 9.900 ns                         ; g_reg[3] ; g[0]     ;
; Clock Setup: 'clk'     ; N/A   ; None          ; 64.94 MHz ( period = 15.400 ns ) ; g_cnt[0] ; b_cnt[0] ;
+------------------------+-------+---------------+----------------------------------+----------+----------+


+--------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                               ;
+---------------------------------------------------------------------------------------------------------------------------------------
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ;
+-----------------+--------------------+----------+------------------+----------+-----------------------+---------------------+--------+
; clk             ;                    ; User Pin ; NONE             ; NONE     ; N/A                   ; N/A                 ; N/A    ;
+-----------------+--------------------+----------+------------------+----------+-----------------------+---------------------+--------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk'                                                                                                                                                                                                                                                                                                                              ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Slack                                   ; Actual fmax (period)                                       ; From                                                          ; To                                                           ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+------------------------------------------------------------+---------------------------------------------------------------+--------------------------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 64.94 MHz ( period = 15.400 ns )                           ; g_cnt[1]                                                      ; b_cnt[0]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 64.94 MHz ( period = 15.400 ns )                           ; g_cnt[2]                                                      ; b_cnt[0]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 64.94 MHz ( period = 15.400 ns )                           ; g_cnt[0]                                                      ; b_cnt[0]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 65.36 MHz ( period = 15.300 ns )                           ; g_cnt[1]                                                      ; r_cnt[1]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 65.36 MHz ( period = 15.300 ns )                           ; g_cnt[2]                                                      ; r_cnt[1]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 65.36 MHz ( period = 15.300 ns )                           ; g_cnt[0]                                                      ; r_cnt[1]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 65.36 MHz ( period = 15.300 ns )                           ; g_cnt[1]                                                      ; r_cnt[2]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 65.36 MHz ( period = 15.300 ns )                           ; g_cnt[2]                                                      ; r_cnt[2]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 65.36 MHz ( period = 15.300 ns )                           ; g_cnt[0]                                                      ; r_cnt[2]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 67.11 MHz ( period = 14.900 ns )                           ; g_cnt[1]                                                      ; r_cnt[0]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 67.11 MHz ( period = 14.900 ns )                           ; g_cnt[2]                                                      ; r_cnt[0]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 67.11 MHz ( period = 14.900 ns )                           ; g_cnt[0]                                                      ; r_cnt[0]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 68.49 MHz ( period = 14.600 ns )                           ; step[1]                                                       ; b_cnt[0]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 68.97 MHz ( period = 14.500 ns )                           ; step[1]                                                       ; r_cnt[1]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 68.97 MHz ( period = 14.500 ns )                           ; step[1]                                                       ; r_cnt[2]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;
; N/A                                     ; 69.44 MHz ( period = 14.400 ns )                           ; step[0]                                                       ; b_cnt[0]                                                     ; clk        ; clk      ; None                        ; None                      ; None                    ;