i2c.tan.rpt
来自「VHDL接口电路实用源程序」· RPT 代码 · 共 397 行 · 第 1/5 页
RPT
397 行
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+------------------+----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------+----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 29.41 MHz ( period = 34.000 ns ) ; inner_state[3] ; sda_buf ; clk ; clk ; None ; None ; 29.000 ns ;
; N/A ; 29.41 MHz ( period = 34.000 ns ) ; i2c_state[0] ; sda_buf ; clk ; clk ; None ; None ; 29.000 ns ;
; N/A ; 29.41 MHz ( period = 34.000 ns ) ; i2c_state[1] ; sda_buf ; clk ; clk ; None ; None ; 29.000 ns ;
; N/A ; 29.41 MHz ( period = 34.000 ns ) ; inner_state[1] ; sda_buf ; clk ; clk ; None ; None ; 29.000 ns ;
; N/A ; 29.41 MHz ( period = 34.000 ns ) ; sda_buf ; sda_buf ; clk ; clk ; None ; None ; 29.000 ns ;
; N/A ; 30.30 MHz ( period = 33.000 ns ) ; writeData_reg[3] ; sda_buf ; clk ; clk ; None ; None ; 28.000 ns ;
; N/A ; 30.30 MHz ( period = 33.000 ns ) ; inner_state[0] ; sda_buf ; clk ; clk ; None ; None ; 28.000 ns ;
; N/A ; 30.30 MHz ( period = 33.000 ns ) ; inner_state[2] ; sda_buf ; clk ; clk ; None ; None ; 28.000 ns ;
; N/A ; 30.30 MHz ( period = 33.000 ns ) ; phase3 ; sda_buf ; clk ; clk ; None ; None ; 28.000 ns ;
; N/A ; 30.30 MHz ( period = 33.000 ns ) ; phase1 ; sda_buf ; clk ; clk ; None ; None ; 28.000 ns ;
; N/A ; 30.30 MHz ( period = 33.000 ns ) ; writeData_reg[0] ; sda_buf ; clk ; clk ; None ; None ; 28.000 ns ;
; N/A ; 30.30 MHz ( period = 33.000 ns ) ; writeData_reg[1] ; sda_buf ; clk ; clk ; None ; None ; 28.000 ns ;
; N/A ; 30.30 MHz ( period = 33.000 ns ) ; writeData_reg[2] ; sda_buf ; clk ; clk ; None ; None ; 28.000 ns ;
; N/A ; 31.25 MHz ( period = 32.000 ns ) ; link ; sda_buf ; clk ; clk ; None ; None ; 27.000 ns ;
; N/A ; 31.25 MHz ( period = 32.000 ns ) ; phase0 ; sda_buf ; clk ; clk ; None ; None ; 27.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; main_state[1] ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; main_state[0] ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; i2c_state[2] ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; inner_state[3] ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; i2c_state[0] ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; i2c_state[1] ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; inner_state[1] ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; inner_state[0] ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; inner_state[2] ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; phase3 ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; link ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; phase1 ; link ; clk ; clk ; None ; None ; 19.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; i2c_state[2] ; sda_buf ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; main_state[1] ; inner_state[0] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; i2c_state[0] ; inner_state[0] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; i2c_state[1] ; inner_state[0] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; inner_state[1] ; inner_state[0] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; inner_state[2] ; inner_state[0] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; link ; inner_state[0] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[18] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[17] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[16] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[15] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[14] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[13] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[12] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[11] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[10] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[9] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[8] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[7] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[6] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[5] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[4] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[3] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[2] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[1] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[0] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[19] ; cnt_delay[19] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[18] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[17] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[16] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[15] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[14] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[13] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[12] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[11] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[10] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[9] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[8] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[7] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[6] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[5] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[4] ; cnt_delay[8] ; clk ; clk ; None ; None ; 16.000 ns ;
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