serial.fit.rpt

VHDL接口电路实用源程序

; Control Signals                                                                                       ;
+----------------+----------+---------+--------------+--------+----------------------+------------------+
; Name           ; Location ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+----------------+----------+---------+--------------+--------+----------------------+------------------+
; clk            ; PIN_83   ; 39      ; Clock        ; yes    ; On                   ; --               ;
; clkbaud8x      ; LC17     ; 39      ; Clock        ; no     ; --                   ; --               ;
; rst            ; PIN_1    ; 78      ; Async. clear ; yes    ; On                   ; --               ;
; rst            ; PIN_1    ; 78      ; Preset       ; no     ; --                   ; --               ;
; start_delaycnt ; LC3      ; 21      ; Clock enable ; no     ; --                   ; --               ;
+----------------+----------+---------+--------------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_83   ; 39      ; On                   ; --               ;
; rst  ; PIN_1    ; 78      ; On                   ; --               ;
+------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+------------------+--------------+
; Name             ; Fan-Out      ;
+------------------+--------------+
; clkbaud8x        ; 39           ;
; state_tras[0]    ; 37           ;
; div8_tras_reg[0] ; 36           ;
; state_tras[1]    ; 35           ;
; div8_tras_reg[1] ; 35           ;
; state_tras[2]    ; 35           ;
; div8_tras_reg[2] ; 34           ;
; key_entry2       ; 34           ;
; state_tras[3]    ; 28           ;
; cnt_delay[0]     ; 22           ;
; cnt_delay[1]     ; 21           ;
; start_delaycnt   ; 21           ;
; cnt_delay[2]     ; 20           ;
; cnt_delay[3]     ; 19           ;
; cnt_delay[4]     ; 18           ;
; cnt_delay[5]     ; 17           ;
; div_reg[0]       ; 17           ;
; div_reg[2]       ; 16           ;
; cnt_delay[6]     ; 16           ;
; div_reg[1]       ; 16           ;
; cnt_delay[8]     ; 15           ;
; div_reg[3]       ; 15           ;
; cnt_delay[7]     ; 15           ;
; cnt_delay[10]    ; 14           ;
; cnt_delay[9]     ; 14           ;
; div_reg[4]       ; 14           ;
; rxd_buf[0]       ; 13           ;
; rxd_buf[1]       ; 13           ;
; send_state[1]    ; 13           ;
; cnt_delay[13]    ; 13           ;
; cnt_delay[12]    ; 13           ;
; cnt_delay[11]    ; 13           ;
; div_reg[5]       ; 13           ;
; rxd_buf[2]       ; 12           ;
; send_state[2]    ; 12           ;
; cnt_delay[14]    ; 12           ;
; div_reg[6]       ; 12           ;
; rxd_buf[3]       ; 11           ;
; div8_rec_reg[0]  ; 11           ;
; cnt_delay[15]    ; 11           ;
; div_reg[8]       ; 11           ;
; div_reg[7]       ; 11           ;
; rxd_buf[4]       ; 10           ;
; rxd_buf[5]       ; 10           ;
; rxd_buf[6]       ; 10           ;
; rxd_buf[7]       ; 10           ;
; state_rec[3]     ; 10           ;
; div8_rec_reg[1]  ; 10           ;
; cnt_delay[16]    ; 10           ;
; key_entry1       ; 9            ;
+------------------+--------------+


+-------------------------------------------------+
; Interconnect Usage Summary                      ;
+----------------------------+--------------------+
; Interconnect Resource Type ; Usage              ;
+----------------------------+--------------------+
; Output enables             ; 0 / 6 ( 0 % )      ;
; PIA buffers                ; 115 / 288 ( 39 % ) ;
; PIAs                       ; 130 / 288 ( 45 % ) ;
+----------------------------+--------------------+


+-----------------------------------------------------------------------------+
; LAB External Interconnect                                                   ;
+-----------------------------------------------+-----------------------------+
; LAB External Interconnects  (Average = 16.25) ; Number of LABs  (Total = 8) ;
+-----------------------------------------------+-----------------------------+
; 0 - 1                                         ; 0                           ;
; 2 - 3                                         ; 0                           ;
; 4 - 5                                         ; 0                           ;
; 6 - 7                                         ; 0                           ;
; 8 - 9                                         ; 1                           ;
; 10 - 11                                       ; 0                           ;
; 12 - 13                                       ; 2                           ;