VHDL硬件描述语言的一系列例子

由外部控制的向左或向右移位的可载入的8Bits移位寄存器 - 山城棒棒儿的MATLAB&FPGA世界 - 歪酷博客 Yculblog.comAD
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                        2006 三月

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            由外部控制的向左或向右移位的可载入的8Bits移位寄存器
            山城棒棒儿军 @ 2006-02-08 23:16


            --*******************************************************************
            --* 设计一个可以由外部控制的向左或向右移位的可载入的8Bits移位寄存器
            --* 8Bits Shift Right Left
            --* And Loadable Register
            --* Filename: SRLLO8
            --*******************************************************************
            library ieee;
            use ieee.std_logic_1164.all;
            entity SRLLO8 is
             port(
              clk : in std_logic;
              din : in std_logic;
              rst : in std_logic;
              load: in std_logic;
              mode: in std_logic;
              dinp: in std_logic_vector(7 downto 0);
              q : out std_logic_vector(7 downto 0)
             );
            end SRLLO8;
            architecture SRLLO8_arch of SRLLO8 is
             signal qtmp: std_logic_vector(7 downto 0);
            begin
             process(clk, rst)
             begin
              if rst = '0' then
               qtmp <= "00000000";
              elsif clk'event and clk = '1' then
               if load = '1' then
                qtmp <= dinp;
               else
                if mode = '1' then 
                 qtmp <= din&qtmp(7 downto 1);
                else
                 qtmp <= qtmp(6 downto 0)&din;
                end if;
               end if;
              end if;
             q <= qtmp;
             end process;
            end SRLLO8_arch;
             


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                  中华人民共和国计算机信息网络国际联网管理暂行规定
                  计算机信息网络国际联网安全保护管理办法
                  计算机信息系统国际联网保密管理规定