decode2_4.v

来自「利用verilog实现单片机的反向设计。编程环境为modelsim6.0」· Verilog 代码 · 共 18 行

module decode2_4(A,B,EN,Z)
output[0:3] Z;
input A,B,EN;
wire A,B;
wire EN;
wire Abar,Bbar;
wire Z;

always@(A or B or EN or Abar or Bbar)
  begin
      Abar=~A;
      Bbar=~B;
      Z[0]=Abar&Bbar&EN;
      Z[1]=Abar&B&EN;
      Z[2]=A&Bbar&EN;
      Z[3]=A&B;
  end
endmodule