clkout1.v

来自「（1）当乡村公路无车时」· Verilog 代码 · 共 16 行

module clkout1(clkin,clkout);
input clkin;
output clkout;
reg clkout;
reg [10:0]j;
always@(posedge clkin)
begin
if(j==11'd1000)
begin
clkout<=!clkout;
j<=0;
end 
else j<=j+1;
end

endmodule