p0test.v

来自「本代码为一个相位控制器的源程序」· Verilog 代码 · 共 10 行

module P0test(datain,dataout);
input[7:0] datain;
output[7:0] dataout;
reg[7:0] dataout;
always@(datain)
begin
	dataout=datain;
end
endmodule