📄 div_36k.v
字号:
module div_36k(clk,clk_out);
input clk;
output clk_out;
reg clk_out;
reg[7:0] count_36k;
always@(posedge clk)
begin
if(count_36k==139)
begin
clk_out=~clk_out;
count_36k=0;
end
count_36k=count_36k+1;
end
endmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -