📄 shumaguan.v
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module shumaguan(clk,out,k);
input clk;
output[7:0] out;
output[2:0] k;
reg[2:0] k;
reg[7:0] out;
always@(posedge clk)
begin
k=k+1;
case(k)
1:out=8'b11111111;
endcase
end
endmodule
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