shumaguan.v

来自「在maxplusII平台上开发的一个交通等内核」· Verilog 代码 · 共 15 行

module shumaguan(clk,out,k);
input clk;
output[7:0] out;
output[2:0] k;
reg[2:0] k;
reg[7:0] out;
always@(posedge clk)
begin
k=k+1;
case(k)
1:out=8'b11111111;
endcase
end
endmodule