light.v

来自「在maxplusII平台上开发的一个交通等内核」· Verilog 代码 · 共 19 行

module light(clk,out);
input clk;
output[7:0] out;
reg[7:0] out;
reg[7:0] i;
always@(posedge clk)
begin
	if(i==256||i==0) 
		i=i+1;
	else
		begin
   			out=i;	
			i=i*2;
		end		
end
endmodule