jtdtest01.v

在maxplusII平台上开发的一个交通等内核

module jtdtest01(clk,out1,i);
input clk;
output[7:0] out1;
output i;
reg[7:0] out1;
reg i;
reg[3:0] i1;
reg[7:0] i18;
reg[2:0] i2;
reg[7:0] i28;
always@(posedge clk)
begin
i=i+1;
i1=i1+1;
case(i1)
0:begin i18=8'b00111111;end
1:begin i18=8'b00000110;end
2:begin i18=8'b01011011;end
3:begin i18=8'b01001111;end
4:begin i18=8'b01100110;end
5:begin i18=8'b01101101;end
6:begin i18=8'b01111101;end
7:begin i18=8'b00000111;end
8:begin i18=8'b01111111;end
9:begin i18=8'b01101111;end
endcase
case(i2)
0:begin i28=8'b00111111;end
1:begin i28=8'b00000110;end
2:begin i28=8'b01011011;end
3:begin i28=8'b01001111;end
4:begin i28=8'b01100110;end
5:begin i28=8'b01101101;end
6:begin i28=8'b01111101;end
endcase
case(i)
0:out1=i18;
1:out1=i28;
endcase
if(i1==10)
	begin
		i2=i2+1;
			if(i2==6)
			i2=i2-6;
		i1=i1-10;
	end
end
endmodule