adc0809.v

VerlogHDL 代码

module ADC0809(rst,AD_data,led_data);
input rst;
input[7:0] AD_data;
output[8:0] led_data;
reg[8:0] led_data;

	always@(AD_data or rst)
		begin
		if(!rst)
			led_data <= 8'h00;
		else
		begin	
		case(AD_data)
	  8'd00,8'd01,8'd02,8'd03: 
	  led_data <= 9'h00;
	  8'd04,8'd05,8'd06,8'd07,8'd08,8'd09:
		led_data <= 9'h04;
		8'd10,8'd11,8'd12,8'd13,8'd14,8'd15:
		led_data <= 9'h08;
		8'd16,8'd17,8'd18,8'd19,8'd20,8'd21:
		led_data <= 9'h12;
		8'd22,8'd23,8'd24,8'd25,8'd26,8'd27:
	  led_data <= 9'h16;
		8'd28,8'd29,8'd30,8'd31,8'd32,8'd33:
		led_data <= 9'h20;
		8'd34,8'd35,8'd36,8'd37,8'd38,8'd39,8'd40:
		led_data <= 9'h24;
		8'd41,8'd44,8'd43,8'd44,8'd45,8'd46:
		led_data <= 9'h28;
		8'd47,8'd48,8'd49,8'd50,8'd51,8'd52:
		led_data <= 9'h32;
		8'd53,8'd54,8'd55,8'd56,8'd57,8'd58:
		led_data <= 9'h36;		
		8'd59,8'd60,8'd61,8'd66,8'd63,8'd64:
		led_data <= 9'h40;
		8'd65,8'd66,8'd67,8'd68,8'd69,8'd70:
		led_data <= 9'h44;
		8'd71,8'd72,8'd73,8'd74,8'd75,8'd76:
		led_data <= 9'h48;
		8'd77,8'd78,8'd79,8'd80,8'd81,8'd82:
		led_data <= 9'h52;
		8'd83,8'd84,8'd85,8'd86,8'd87,8'd88,8'd89:
		led_data <= 9'h56;
		8'd90,8'd91,8'd92,8'd93,8'd94,8'd95:
		led_data <= 9'h60;
		8'd96,8'd97,8'd98,8'd99,8'd100,8'd101:
		led_data <= 9'h64;
		8'd102,8'd103,8'd104,8'd105,8'd106,8'd107:
		led_data <= 9'h68;
		8'd108,8'd109,8'd110,8'd111,8'd112,8'd113:
		led_data <= 9'h72;
		8'd114,8'd115,8'd116,8'd117,8'd118,8'd119:
		led_data <= 9'h76;
		8'd120,8'd121,8'd122,8'd123,8'd124,8'd125:
		led_data <= 9'h80;
		8'd126,8'd127,8'd128,8'd129,8'd130,8'd131:
		led_data <= 9'h84;
		8'd132,8'd133,8'd134,8'd135,8'd136,8'd137:
		led_data <= 9'h88;
		8'd138,8'd139,8'd140,8'd141,8'd142,8'd143,8'd144:
		led_data <= 9'h92;
		8'd145,8'd146,8'd147,8'd148,8'd149,8'd150:
		led_data <= 9'h96;
		8'd151,8'd152,8'd153,8'd154:
		led_data <= 9'h100;
		default:
		led_data <= 9'h100;
		endcase
		end
		
		end		

endmodule