a8251.map.rpt

8251的完整的功能的实现,可以进行编译,综合.

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; Name         ; state.stop2 ; state.stop1 ; state.parity ; state.data ; state.sync2 ; state.sync1 ; state.start ; state.init ;
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; state.init   ; 0           ; 0           ; 0            ; 0          ; 0           ; 0           ; 0           ; 0          ;
; state.start  ; 0           ; 0           ; 0            ; 0          ; 0           ; 0           ; 1           ; 1          ;
; state.sync1  ; 0           ; 0           ; 0            ; 0          ; 0           ; 1           ; 0           ; 1          ;
; state.sync2  ; 0           ; 0           ; 0            ; 0          ; 1           ; 0           ; 0           ; 1          ;
; state.data   ; 0           ; 0           ; 0            ; 1          ; 0           ; 0           ; 0           ; 1          ;
; state.parity ; 0           ; 0           ; 1            ; 0          ; 0           ; 0           ; 0           ; 1          ;
; state.stop1  ; 0           ; 1           ; 0            ; 0          ; 0           ; 0           ; 0           ; 1          ;
; state.stop2  ; 1           ; 0           ; 0            ; 0          ; 0           ; 0           ; 0           ; 1          ;
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+----------------------------------------------------------------------------------------------------+
; State Machine - |a8251|rx:i_rx|rx_det_cntrl:i_rx_det_cntrl|state                                   ;
+------------------+---------------+---------------+------------------+-----------------+------------+
; Name             ; state.synced2 ; state.synced1 ; state.find_sync2 ; state.hunt_sync ; state.idle ;
+------------------+---------------+---------------+------------------+-----------------+------------+
; state.idle       ; 0             ; 0             ; 0                ; 0               ; 0          ;
; state.hunt_sync  ; 0             ; 0             ; 0                ; 1               ; 1          ;
; state.find_sync2 ; 0             ; 0             ; 1                ; 0               ; 1          ;
; state.synced1    ; 0             ; 1             ; 0                ; 0               ; 1          ;
; state.synced2    ; 1             ; 0             ; 0                ; 0               ; 1          ;
+------------------+---------------+---------------+------------------+-----------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; State Machine - |a8251|rx:i_rx|rx_cntrl:i_rx_cntrl|rx_cntrl_sm:i_rx_cntrlsm|state                                                                                                                                                                                                                                                                                                              ;
+-----------------------+-----------------+-----------------+------------------+----------------+--------------------+------------------+--------------------+------------------+---------------------+-------------------+-------------------+-----------------+-----------------------+------------------+-------------------+-----------------+-----------------+----------------+------------+
; Name                  ; state.db1_stop2 ; state.db1_stop1 ; state.db1_parity ; state.db1_data ; state.sample_stop2 ; state.wait_stop2 ; state.sample_stop1 ; state.wait_stop1 ; state.sample_parity ; state.wait_parity ; state.sample_data ; state.wait_data ; state.false_start_det ; state.wait_start ; state.sync_parity ; state.sync_data ; state.wait_sync ; state.sync_det ; state.idle ;
+-----------------------+-----------------+-----------------+------------------+----------------+--------------------+------------------+--------------------+------------------+---------------------+-------------------+-------------------+-----------------+-----------------------+------------------+-------------------+-----------------+-----------------+----------------+------------+
; state.idle            ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 0          ;
; state.sync_det        ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 1              ; 1          ;
; state.wait_sync       ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 1               ; 0              ; 1          ;
; state.sync_data       ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 1               ; 0               ; 0              ; 1          ;
; state.sync_parity     ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 1                 ; 0               ; 0               ; 0              ; 1          ;
; state.wait_start      ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 1                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.false_start_det ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 1                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.wait_data       ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 1               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.sample_data     ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 1                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.wait_parity     ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 1                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.sample_parity   ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 1                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.wait_stop1      ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 1                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.sample_stop1    ; 0               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 1                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.wait_stop2      ; 0               ; 0               ; 0                ; 0              ; 0                  ; 1                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.sample_stop2    ; 0               ; 0               ; 0                ; 0              ; 1                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.db1_data        ; 0               ; 0               ; 0                ; 1              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.db1_parity      ; 0               ; 0               ; 1                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.db1_stop1       ; 0               ; 1               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
; state.db1_stop2       ; 1               ; 0               ; 0                ; 0              ; 0                  ; 0                ; 0                  ; 0                ; 0                   ; 0                 ; 0                 ; 0               ; 0                     ; 0                ; 0                 ; 0               ; 0               ; 0              ; 1          ;
+-----------------------+-----------------+-----------------+------------------+----------------+--------------------+------------------+--------------------+------------------+---------------------+-------------------+-------------------+-----------------+-----------------------+------------------+-------------------+-----------------+-----------------+----------------+------------+


+----------------------------------------------------------------------------------------------+
; State Machine - |a8251|proc:i_procintf|proc_sm:I_proc_sm|state                               ;
+------------------+------------------+--------------+--------------+-------------+------------+
; Name             ; state.wait_reset ; state.synch2 ; state.synch1 ; state.wait1 ; state.mode ;
+------------------+------------------+--------------+--------------+-------------+------------+
; state.mode       ; 0                ; 0            ; 0            ; 0           ; 0          ;
; state.wait1      ; 0                ; 0            ; 0            ; 1           ; 1          ;
; state.synch1     ; 0                ; 0            ; 1            ; 0           ; 1          ;
; state.synch2     ; 0                ; 1            ; 0            ; 0           ; 1          ;
; state.wait_reset ; 1                ; 0            ; 0            ; 0           ; 1          ;
+------------------+------------------+--------------+--------------+-------------+------------+


+---------------------------------------------------+
; User-Specified and Inferred Latches               ;
+-----------------------------------------------+---+
; Latch Name                                    ;   ;
+-----------------------------------------------+---+
; DataLatch:i_DataSync|LatchedData[3]$latch     ;   ;
; DataLatch:i_DataSync|LatchedData[1]$latch     ;   ;
; DataLatch:i_DataSync|LatchedData[0]$latch     ;   ;
; DataLatch:i_DataSync|LatchedData[2]$latch     ;   ;
; DataLatch:i_DataSync|LatchedData[4]$latch     ;   ;
; DataLatch:i_DataSync|LatchedData[6]$latch     ;   ;
; DataLatch:i_DataSync|LatchedData[7]$latch     ;   ;
; DataLatch:i_DataSync|LatchedData[5]$latch     ;   ;
; AddrLatch:i_AddrSync|LatchedAddr$latch        ;   ;
; Number of user-specified and inferred latches ; 9 ;
+-----------------------------------------------+---+
Note: All latches listed above may not be present at the end of synthesis due to various synthesis optimizations.


+------------------------------------------------------+
; General Register Statistics                          ;
+----------------------------------------------+-------+
; Statistic                                    ; Value ;
+----------------------------------------------+-------+
; Total registers                              ; 156   ;
; Number of registers using Synchronous Clear  ; 52    ;
; Number of registers using Synchronous Load   ; 1     ;
; Number of registers using Asynchronous Clear ; 156   ;
; Number of registers using Asynchronous Load  ; 0     ;
; Number of registers using Clock Enable       ; 62    ;
; Number of registers using Preset             ; 0     ;
+----------------------------------------------+-------+


+----------------------------------------------------------------------------------+
; Inverted Register Statistics                                                     ;
+------------------------------------------------------------------------+---------+
; Inverted Register                                                      ; Fan out ;
+------------------------------------------------------------------------+---------+
; Wr_Ext:i_Wr_Ext|ext_nWR~reg0                                           ; 2       ;
; tx:i_tx|tx_cntrl:i_tx_cntrl|tx_state_mach:i_tx_state_mach|tx_fifo_rd_n ; 1       ;
; Total number of inverted registers = 2                                 ;         ;
+------------------------------------------------------------------------+---------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (No Restructuring Performed)                                                                                                                                ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+------------------------------------------------------------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output                                                         ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+------------------------------------------------------------------------------------+
; 3:1                ; 6 bits    ; 12 LEs        ; 6 LEs                ; 6 LEs                  ; Yes        ; |a8251|rx:i_rx|rx_data_reg:i_rx_data_reg|int_dout[1]                               ;
; 3:1                ; 8 bits    ; 16 LEs        ; 8 LEs                ; 8 LEs                  ; Yes        ; |a8251|proc:i_procintf|proc_mode_reg:I_proc_mode_reg|int_dout[0]                   ;