test02.fit.rpt

用quartusII编写的

; Perform Asynchronous Signal Pipelining               ; Off                            ; Off                            ;
; Fitter Effort                                        ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                      ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication             ; Auto                           ; Auto                           ;
; Auto Register Duplication                            ; Off                            ; Off                            ;
; Auto Global Clock                                    ; On                             ; On                             ;
; Auto Global Register Control Signals                 ; On                             ; On                             ;
+------------------------------------------------------+--------------------------------+--------------------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Active Serial            ;
; Error detection CRC                          ; Off                      ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in H:/FPGA/test02/test02.fit.eqn.


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in H:/FPGA/test02/test02.pin.


+--------------------------------------------------------------------+
; Fitter Resource Usage Summary                                      ;
+---------------------------------------------+----------------------+
; Resource                                    ; Usage                ;
+---------------------------------------------+----------------------+
; Total logic elements                        ; 46 / 5,980 ( < 1 % ) ;
;     -- Combinational with no register       ; 22                   ;
;     -- Register only                        ; 1                    ;
;     -- Combinational with a register        ; 23                   ;
;                                             ;                      ;
; Logic element usage by number of LUT inputs ;                      ;
;     -- 4 input functions                    ; 21                   ;
;     -- 3 input functions                    ; 4                    ;
;     -- 2 input functions                    ; 17                   ;
;     -- 1 input functions                    ; 3                    ;
;     -- 0 input functions                    ; 1                    ;
;                                             ;                      ;
; Logic elements by mode                      ;                      ;
;     -- normal mode                          ; 28                   ;
;     -- arithmetic mode                      ; 18                   ;
;     -- qfbk mode                            ; 2                    ;
;     -- register cascade mode                ; 0                    ;
;     -- synchronous clear/load mode          ; 7                    ;
;     -- asynchronous clear/load mode         ; 24                   ;
;                                             ;                      ;
; Total LABs                                  ; 7 / 598 ( 1 % )      ;
; Logic elements in carry chains              ; 20                   ;
; User inserted logic elements                ; 0                    ;
; Virtual pins                                ; 0                    ;
; I/O pins                                    ; 9 / 185 ( 5 % )      ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )       ;
; Global signals                              ; 2                    ;
; M4Ks                                        ; 0 / 20 ( 0 % )       ;
; Total memory bits                           ; 0 / 92,160 ( 0 % )   ;
; Total RAM block bits                        ; 0 / 92,160 ( 0 % )   ;
; PLLs                                        ; 0 / 2 ( 0 % )        ;
; Global clocks                               ; 2 / 8 ( 25 % )       ;
; Maximum fan-out node                        ; clk                  ;
; Maximum fan-out                             ; 24                   ;
; Highest non-global fan-out signal           ; PBSwitch_flop1       ;
; Highest non-global fan-out                  ; 18                   ;
; Total fan-out                               ; 203                  ;
; Average fan-out                             ; 3.56                 ;
+---------------------------------------------+----------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                      ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name      ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; DipSwitch ; 58    ; 1        ; 0            ; 2            ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; PBSwitch  ; 48    ; 1        ; 0            ; 4            ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; PDSwitch  ; 222   ; 2        ; 10           ; 21           ; 0           ; 3                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; clk       ; 29    ; 1        ; 0            ; 11           ; 0           ; 24                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; reset_b   ; 23    ; 1        ; 0            ; 13           ; 0           ; 24                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                                         ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------------+
; Name       ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load        ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------------+
; Led_inv[0] ; 56    ; 1        ; 0            ; 2            ; 0           ; no              ; no                     ; no            ; no             ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; Unspecified ;