test02.sim.rpt

来自「用quartusII编写的」· RPT 代码 · 共 432 行 · 第 1/5 页

; |test02|PBSwitch_flop2                                                       ; |test02|PBSwitch_flop2                                                            ; out              ;
; |test02|clk                                                                  ; |test02|clk                                                                       ; out              ;
; |test02|PBSwitch                                                             ; |test02|PBSwitch                                                                  ; out              ;
; |test02|DipSwitch                                                            ; |test02|DipSwitch                                                                 ; out              ;
; |test02|Led_inv[0]                                                           ; |test02|Led_inv[0]                                                                ; pin_out          ;
; |test02|Led_inv[1]                                                           ; |test02|Led_inv[1]                                                                ; pin_out          ;
; |test02|Led_inv[2]                                                           ; |test02|Led_inv[2]                                                                ; pin_out          ;
; |test02|Led_inv[3]                                                           ; |test02|Led_inv[3]                                                                ; pin_out          ;
; |test02|Equal~36                                                             ; |test02|Equal~36                                                                  ; out0             ;
; |test02|Equal~37                                                             ; |test02|Equal~37                                                                  ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|result_node[1]                                 ; |test02|lpm_add_sub:add_rtl_2|result_node[1]                                      ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|result_node[2]                                 ; |test02|lpm_add_sub:add_rtl_2|result_node[2]                                      ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|result_node[3]                                 ; |test02|lpm_add_sub:add_rtl_2|result_node[3]                                      ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|result_node[4]                                 ; |test02|lpm_add_sub:add_rtl_2|result_node[4]                                      ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[4]~1              ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[4]~1                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[3]~2              ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[3]~2                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[2]~3              ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[2]~3                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[1]~4              ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[1]~4                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[4]                ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[4]                     ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[3]                ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[3]                     ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[2]                ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[2]                     ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[1]                ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[1]                     ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~4                              ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~4                                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~5                              ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~5                                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~6                              ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~6                                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~11                             ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~11                                  ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~12                             ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~12                                  ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~13                             ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~13                                  ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~14                             ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~14                                  ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~15                             ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~15                                  ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~16                             ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~16                                  ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~17                             ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~17                                  ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~18                             ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~18                                  ; out0             ;
; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~19                             ; |test02|lpm_add_sub:add_rtl_2|addcore:adder|_~19                                  ; out0             ;
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; |test02|lpm_add_sub:add_rtl_1|result_node[1]                                 ; |test02|lpm_add_sub:add_rtl_1|result_node[1]                                      ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|result_node[2]                                 ; |test02|lpm_add_sub:add_rtl_1|result_node[2]                                      ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|result_node[3]                                 ; |test02|lpm_add_sub:add_rtl_1|result_node[3]                                      ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[0]~0              ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[0]~0                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[0]                ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[0]                     ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~0                              ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~0                                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~3                              ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~3                                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[3]~1              ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[3]~1                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[2]~2              ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[2]~2                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[1]~3              ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[1]~3                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[3]                ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[3]                     ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[2]                ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[2]                     ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[1]                ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|unreg_res_node[1]                     ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~7                              ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~7                                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~8                              ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~8                                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~9                              ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~9                                   ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~10                             ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~10                                  ; out0             ;
; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~11                             ; |test02|lpm_add_sub:add_rtl_1|addcore:adder|_~11                                  ; out0             ;
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