jkt.v

来自「键盘去抖动CPLD设计经过验证,可以直接用数码管显示,同时也希望大家给于新想法」· Verilog 代码 · 共 40 行

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//JK Flip-Flop
//Filename : JKFF.v
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module jkt
	(
		clk,
		rst,
		j,
		k,
		q
	);


	input	clk;
	input	rst;
	input	j;
	input	k;
	output	q;

	reg	tq;

always @(posedge clk or posedge rst)
begin
	if (rst)
		tq = 1'b0;
	else if (j==1'b0 && k==1'b1)
		tq = 1'b0;
	else if (j==1'b1 && k==1'b0)
		tq = 1'b1;
	else if (j==1'b1 && k==1'b1)
		tq = ~tq;
	else
		tq = tq;
end

assign q = tq;

endmodule