adder10b.v

来自「基于ＦＰＧＡ平台」· Verilog 代码 · 共 7 行

7 行

module Adder10B(A,B,S);
  parameter size=10;
  input [size-1:0]A;
  input [size-1:0]B;
  output [size-1:0]S;
  assign S=A+B;
endmodule

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adder10b.v - 源码说明