alt_dspbuilder_clock.jvgen_cache.xml

来自「NCO的VHDL程序」· XML 代码 · 共 12 行

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<jvgen name="alt_dspbuilder_clock">
<instance decorated-name="alt_dspbuilder_clock_GN7862" version="7.1 Build 156 04/30/2007">
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<generic name="DOMAIN" value="default"/>
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<port dir="Input" name="clock" vhdl-type="std_logic"/>
<port dir="Output" name="clock_out" vhdl-type="std_logic"/>
<port dir="Input" name="aclr_n" vhdl-type="std_logic"/>
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</jvgen>