📄 uart.tan.rpt
字号:
; N/A ; 217.16 MHz ( period = 4.605 ns ) ; state_tras[2] ; txd_buf[3] ; clk ; clk ; None ; None ; 4.344 ns ;
; N/A ; 217.20 MHz ( period = 4.604 ns ) ; cnt_delay[13] ; key_entry1 ; clk ; clk ; None ; None ; 4.343 ns ;
; N/A ; 217.20 MHz ( period = 4.604 ns ) ; cnt_delay[13] ; cnt_delay[12] ; clk ; clk ; None ; None ; 4.343 ns ;
; N/A ; 217.25 MHz ( period = 4.603 ns ) ; cnt_delay[13] ; cnt_delay[8] ; clk ; clk ; None ; None ; 4.342 ns ;
; N/A ; 217.25 MHz ( period = 4.603 ns ) ; cnt_delay[13] ; cnt_delay[10] ; clk ; clk ; None ; None ; 4.342 ns ;
; N/A ; 217.30 MHz ( period = 4.602 ns ) ; cnt_delay[13] ; cnt_delay[13] ; clk ; clk ; None ; None ; 4.341 ns ;
; N/A ; 218.44 MHz ( period = 4.578 ns ) ; cnt_delay[5] ; cnt_delay[17] ; clk ; clk ; None ; None ; 4.297 ns ;
; N/A ; 218.48 MHz ( period = 4.577 ns ) ; cnt_delay[5] ; cnt_delay[16] ; clk ; clk ; None ; None ; 4.296 ns ;
; N/A ; 218.58 MHz ( period = 4.575 ns ) ; cnt_delay[3] ; cnt_delay[15] ; clk ; clk ; None ; None ; 4.314 ns ;
; N/A ; 218.77 MHz ( period = 4.571 ns ) ; cnt_delay[2] ; cnt_delay[14] ; clk ; clk ; None ; None ; 4.330 ns ;
; N/A ; 219.01 MHz ( period = 4.566 ns ) ; cnt_delay[2] ; start_delaycnt ; clk ; clk ; None ; None ; 4.305 ns ;
; N/A ; 219.06 MHz ( period = 4.565 ns ) ; cnt_delay[16] ; cnt_delay[19] ; clk ; clk ; None ; None ; 4.304 ns ;
; N/A ; 219.20 MHz ( period = 4.562 ns ) ; cnt_delay[2] ; cnt_delay[11] ; clk ; clk ; None ; None ; 4.321 ns ;
; N/A ; 219.83 MHz ( period = 4.549 ns ) ; div8_tras_reg[2] ; txd_buf[1] ; clk ; clk ; None ; None ; 4.309 ns ;
; N/A ; 219.83 MHz ( period = 4.549 ns ) ; div8_tras_reg[2] ; txd_buf[5] ; clk ; clk ; None ; None ; 4.309 ns ;
; N/A ; 219.83 MHz ( period = 4.549 ns ) ; div8_tras_reg[2] ; txd_buf[6] ; clk ; clk ; None ; None ; 4.309 ns ;
; N/A ; 220.26 MHz ( period = 4.540 ns ) ; cnt_delay[5] ; cnt_delay[15] ; clk ; clk ; None ; None ; 4.279 ns ;
; N/A ; 220.46 MHz ( period = 4.536 ns ) ; cnt_delay[15] ; cnt_delay[0] ; clk ; clk ; None ; None ; 4.255 ns ;
; N/A ; 220.65 MHz ( period = 4.532 ns ) ; cnt_delay[15] ; cnt_delay[19] ; clk ; clk ; None ; None ; 4.251 ns ;
; N/A ; 220.85 MHz ( period = 4.528 ns ) ; cnt_delay[8] ; cnt_delay[14] ; clk ; clk ; None ; None ; 4.287 ns ;
; N/A ; 221.29 MHz ( period = 4.519 ns ) ; cnt_delay[8] ; cnt_delay[11] ; clk ; clk ; None ; None ; 4.278 ns ;
; N/A ; 221.93 MHz ( period = 4.506 ns ) ; cnt_delay[0] ; cnt_delay[19] ; clk ; clk ; None ; None ; 4.245 ns ;
; N/A ; 222.22 MHz ( period = 4.500 ns ) ; send_state[2] ; trasstart ; clk ; clk ; None ; None ; 4.218 ns ;
; N/A ; 222.42 MHz ( period = 4.496 ns ) ; cnt_delay[2] ; cnt_delay[17] ; clk ; clk ; None ; None ; 4.235 ns ;
; N/A ; 222.47 MHz ( period = 4.495 ns ) ; cnt_delay[7] ; cnt_delay[14] ; clk ; clk ; None ; None ; 4.234 ns ;
; N/A ; 222.47 MHz ( period = 4.495 ns ) ; cnt_delay[2] ; cnt_delay[16] ; clk ; clk ; None ; None ; 4.234 ns ;
; N/A ; 222.92 MHz ( period = 4.486 ns ) ; cnt_delay[7] ; cnt_delay[11] ; clk ; clk ; None ; None ; 4.225 ns ;
; N/A ; 223.21 MHz ( period = 4.480 ns ) ; cnt_delay[2] ; cnt_delay[0] ; clk ; clk ; None ; None ; 4.219 ns ;
; N/A ; 223.46 MHz ( period = 4.475 ns ) ; div8_tras_reg[1] ; txd_buf[4] ; clk ; clk ; None ; None ; 4.235 ns ;
; N/A ; 224.32 MHz ( period = 4.458 ns ) ; cnt_delay[2] ; cnt_delay[15] ; clk ; clk ; None ; None ; 4.217 ns ;
; N/A ; 224.52 MHz ( period = 4.454 ns ) ; div8_tras_reg[0] ; txd_buf[4] ; clk ; clk ; None ; None ; 4.214 ns ;
; N/A ; 224.57 MHz ( period = 4.453 ns ) ; cnt_delay[8] ; cnt_delay[17] ; clk ; clk ; None ; None ; 4.192 ns ;
; N/A ; 224.62 MHz ( period = 4.452 ns ) ; cnt_delay[8] ; cnt_delay[16] ; clk ; clk ; None ; None ; 4.191 ns ;
; N/A ; 224.87 MHz ( period = 4.447 ns ) ; cnt_delay[3] ; start_delaycnt ; clk ; clk ; None ; None ; 4.166 ns ;
; N/A ; 224.97 MHz ( period = 4.445 ns ) ; div8_rec_reg[1] ; rxd_buf[6] ; clk ; clk ; None ; None ; 4.184 ns ;
; N/A ; 224.97 MHz ( period = 4.445 ns ) ; div8_rec_reg[1] ; rxd_buf[5] ; clk ; clk ; None ; None ; 4.184 ns ;
; N/A ; 224.97 MHz ( period = 4.445 ns ) ; div8_rec_reg[1] ; rxd_buf[7] ; clk ; clk ; None ; None ; 4.184 ns ;
; N/A ; 224.97 MHz ( period = 4.445 ns ) ; div8_rec_reg[1] ; rxd_buf[1] ; clk ; clk ; None ; None ; 4.184 ns ;
; N/A ; 224.97 MHz ( period = 4.445 ns ) ; div8_rec_reg[1] ; rxd_buf[2] ; clk ; clk ; None ; None ; 4.184 ns ;
; N/A ; 224.97 MHz ( period = 4.445 ns ) ; div8_rec_reg[1] ; rxd_buf[3] ; clk ; clk ; None ; None ; 4.184 ns ;
; N/A ; 224.97 MHz ( period = 4.445 ns ) ; div8_rec_reg[1] ; rxd_buf[4] ; clk ; clk ; None ; None ; 4.184 ns ;
; N/A ; 224.97 MHz ( period = 4.445 ns ) ; div8_rec_reg[1] ; rxd_buf[0] ; clk ; clk ; None ; None ; 4.184 ns ;
; N/A ; 225.02 MHz ( period = 4.444 ns ) ; cnt_delay[14] ; cnt_delay[19] ; clk ; clk ; None ; None ; 4.163 ns ;
; N/A ; 225.23 MHz ( period = 4.440 ns ) ; div_reg[6] ; div_reg[8] ; clk ; clk ; None ; None ; 4.179 ns ;
; N/A ; 225.23 MHz ( period = 4.440 ns ) ; cnt_delay[12] ; cnt_delay[18] ; clk ; clk ; None ; None ; 4.179 ns ;
; N/A ; 225.28 MHz ( period = 4.439 ns ) ; state_rec[1] ; state_rec[0] ; clk ; clk ; None ; None ; 4.178 ns ;
; N/A ; 225.33 MHz ( period = 4.438 ns ) ; cnt_delay[12] ; key_entry1 ; clk ; clk ; None ; None ; 4.177 ns ;
; N/A ; 225.33 MHz ( period = 4.438 ns ) ; cnt_delay[12] ; cnt_delay[12] ; clk ; clk ; None ; None ; 4.177 ns ;
; N/A ; 225.38 MHz ( period = 4.437 ns ) ; cnt_delay[12] ; cnt_delay[8] ; clk ; clk ; None ; None ; 4.176 ns ;
; N/A ; 225.38 MHz ( period = 4.437 ns ) ; cnt_delay[12] ; cnt_delay[10] ; clk ; clk ; None ; None ; 4.176 ns ;
; N/A ; 225.43 MHz ( period = 4.436 ns ) ; cnt_delay[12] ; cnt_delay[13] ; clk ; clk ; None ; None ; 4.175 ns ;
; N/A ; 225.89 MHz ( period = 4.427 ns ) ; cnt_delay[1] ; cnt_delay[19] ; clk ; clk ; None ; None ; 4.166 ns ;
; N/A ; 226.19 MHz ( period = 4.421 ns ) ; cnt_delay[7] ; start_delaycnt ; clk ; clk ; None ; None ; 4.140 ns ;
; N/A ; 226.24 MHz ( period = 4.420 ns ) ; cnt_delay[7] ; cnt_delay[17] ; clk ; clk ; None ; None ; 4.139 ns ;
; N/A ; 226.30 MHz ( period = 4.419 ns ) ; cnt_delay[7] ; cnt_delay[16] ; clk ; clk ; None ; None ; 4.138 ns ;
; N/A ; 226.50 MHz ( period = 4.415 ns ) ; cnt_delay[8] ; cnt_delay[15] ; clk ; clk ; None ; None ; 4.174 ns ;
; N/A ; 226.81 MHz ( period = 4.409 ns ) ; cnt_delay[3] ; cnt_delay[5] ; clk ; clk ; None ; None ; 4.148 ns ;
; N/A ; 226.86 MHz ( period = 4.408 ns ) ; send_state[1] ; txd_buf[2] ; clk ; clk ; None ; None ; 4.126 ns ;
; N/A ; 227.07 MHz ( period = 4.404 ns ) ; state_tras[2] ; txd_buf[4] ; clk ; clk ; None ; None ; 4.164 ns ;
; N/A ; 227.58 MHz ( period = 4.394 ns ) ; send_state[1] ; trasstart ; clk ; clk ; None ; None ; 4.112 ns ;
; N/A ; 228.21 MHz ( period = 4.382 ns ) ; cnt_delay[7] ; cnt_delay[15] ; clk ; clk ; None ; None ; 4.121 ns ;
; N/A ; 228.89 MHz ( period = 4.369 ns ) ; div_reg[6] ; div_reg[13] ; clk ; clk ; None ; None ; 4.108 ns ;
; N/A ; 229.31 MHz ( period = 4.361 ns ) ; cnt_delay[3] ; cnt_delay[0] ; clk ; clk ; None ; None ; 4.080 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+------------------+----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Hold: 'clk' ;
+------------------------------------------+------------+------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Minimum Slack ; From ; To ; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;
+------------------------------------------+------------+------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Not operational: Clock Skew > Data Delay ; key_entry1 ; key_entry2 ; clk ; clk ; None ; None ; 0.888 ns ;
; Not operational: Clock Skew > Data Delay ; key_entry1 ; txd_buf[0] ; clk ; clk ; None ; None ; 3.070 ns ;
; Not operational: Clock Skew > Data Delay ; key_entry1 ; txd_buf[2] ; clk ; clk ; None ; None ; 3.070 ns ;
; Not operational: Clock Skew > Data Delay ; key_entry1 ; txd_buf[3] ; clk ; clk ; None ; None ; 3.070 ns ;
; Not operational: Clock Skew > Data Delay ; key_entry1 ; txd_buf[1] ; clk ; clk ; None ; None ; 3.870 ns ;
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