📄 uart.tan.rpt
字号:
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; Clock Settings Summary ;
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; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
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; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+------------------+----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------+----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 150.81 MHz ( period = 6.631 ns ) ; key_entry2 ; key_entry1 ; clk ; clk ; None ; None ; 1.925 ns ;
; N/A ; 169.41 MHz ( period = 5.903 ns ) ; state_tras[1] ; txd_buf[1] ; clk ; clk ; None ; None ; 5.663 ns ;
; N/A ; 169.41 MHz ( period = 5.903 ns ) ; state_tras[1] ; txd_buf[5] ; clk ; clk ; None ; None ; 5.663 ns ;
; N/A ; 169.41 MHz ( period = 5.903 ns ) ; state_tras[1] ; txd_buf[6] ; clk ; clk ; None ; None ; 5.663 ns ;
; N/A ; 175.28 MHz ( period = 5.705 ns ) ; state_tras[0] ; txd_buf[1] ; clk ; clk ; None ; None ; 5.465 ns ;
; N/A ; 175.28 MHz ( period = 5.705 ns ) ; state_tras[0] ; txd_buf[5] ; clk ; clk ; None ; None ; 5.465 ns ;
; N/A ; 175.28 MHz ( period = 5.705 ns ) ; state_tras[0] ; txd_buf[6] ; clk ; clk ; None ; None ; 5.465 ns ;
; N/A ; 178.38 MHz ( period = 5.606 ns ) ; state_tras[1] ; trasstart ; clk ; clk ; None ; None ; 5.345 ns ;
; N/A ; 178.92 MHz ( period = 5.589 ns ) ; state_tras[3] ; txd_buf[1] ; clk ; clk ; None ; None ; 5.349 ns ;
; N/A ; 178.92 MHz ( period = 5.589 ns ) ; state_tras[3] ; txd_buf[5] ; clk ; clk ; None ; None ; 5.349 ns ;
; N/A ; 178.92 MHz ( period = 5.589 ns ) ; state_tras[3] ; txd_buf[6] ; clk ; clk ; None ; None ; 5.349 ns ;
; N/A ; 184.09 MHz ( period = 5.432 ns ) ; cnt_delay[11] ; cnt_delay[18] ; clk ; clk ; None ; None ; 5.151 ns ;
; N/A ; 184.16 MHz ( period = 5.430 ns ) ; cnt_delay[11] ; key_entry1 ; clk ; clk ; None ; None ; 5.149 ns ;
; N/A ; 184.16 MHz ( period = 5.430 ns ) ; cnt_delay[11] ; cnt_delay[12] ; clk ; clk ; None ; None ; 5.149 ns ;
; N/A ; 184.20 MHz ( period = 5.429 ns ) ; cnt_delay[11] ; cnt_delay[8] ; clk ; clk ; None ; None ; 5.148 ns ;
; N/A ; 184.20 MHz ( period = 5.429 ns ) ; cnt_delay[11] ; cnt_delay[10] ; clk ; clk ; None ; None ; 5.148 ns ;
; N/A ; 184.23 MHz ( period = 5.428 ns ) ; cnt_delay[11] ; cnt_delay[13] ; clk ; clk ; None ; None ; 5.147 ns ;
; N/A ; 184.91 MHz ( period = 5.408 ns ) ; state_tras[0] ; trasstart ; clk ; clk ; None ; None ; 5.147 ns ;
; N/A ; 185.74 MHz ( period = 5.384 ns ) ; state_tras[2] ; txd_buf[1] ; clk ; clk ; None ; None ; 5.144 ns ;
; N/A ; 185.74 MHz ( period = 5.384 ns ) ; state_tras[2] ; txd_buf[5] ; clk ; clk ; None ; None ; 5.144 ns ;
; N/A ; 185.74 MHz ( period = 5.384 ns ) ; state_tras[2] ; txd_buf[6] ; clk ; clk ; None ; None ; 5.144 ns ;
; N/A ; 188.96 MHz ( period = 5.292 ns ) ; state_tras[3] ; trasstart ; clk ; clk ; None ; None ; 5.031 ns ;
; N/A ; 191.28 MHz ( period = 5.228 ns ) ; cnt_delay[5] ; cnt_delay[18] ; clk ; clk ; None ; None ; 4.947 ns ;
; N/A ; 191.35 MHz ( period = 5.226 ns ) ; cnt_delay[5] ; key_entry1 ; clk ; clk ; None ; None ; 4.945 ns ;
; N/A ; 191.35 MHz ( period = 5.226 ns ) ; cnt_delay[5] ; cnt_delay[12] ; clk ; clk ; None ; None ; 4.945 ns ;
; N/A ; 191.39 MHz ( period = 5.225 ns ) ; cnt_delay[5] ; cnt_delay[8] ; clk ; clk ; None ; None ; 4.944 ns ;
; N/A ; 191.39 MHz ( period = 5.225 ns ) ; cnt_delay[5] ; cnt_delay[10] ; clk ; clk ; None ; None ; 4.944 ns ;
; N/A ; 191.42 MHz ( period = 5.224 ns ) ; cnt_delay[5] ; cnt_delay[13] ; clk ; clk ; None ; None ; 4.943 ns ;
; N/A ; 195.16 MHz ( period = 5.124 ns ) ; state_tras[1] ; txd_buf[0] ; clk ; clk ; None ; None ; 4.863 ns ;
; N/A ; 195.16 MHz ( period = 5.124 ns ) ; state_tras[1] ; txd_buf[2] ; clk ; clk ; None ; None ; 4.863 ns ;
; N/A ; 195.16 MHz ( period = 5.124 ns ) ; state_tras[1] ; txd_buf[3] ; clk ; clk ; None ; None ; 4.863 ns ;
; N/A ; 195.69 MHz ( period = 5.110 ns ) ; state_rec[1] ; rxd_buf[6] ; clk ; clk ; None ; None ; 4.849 ns ;
; N/A ; 195.69 MHz ( period = 5.110 ns ) ; state_rec[1] ; rxd_buf[5] ; clk ; clk ; None ; None ; 4.849 ns ;
; N/A ; 195.69 MHz ( period = 5.110 ns ) ; state_rec[1] ; rxd_buf[7] ; clk ; clk ; None ; None ; 4.849 ns ;
; N/A ; 195.69 MHz ( period = 5.110 ns ) ; state_rec[1] ; rxd_buf[1] ; clk ; clk ; None ; None ; 4.849 ns ;
; N/A ; 195.69 MHz ( period = 5.110 ns ) ; state_rec[1] ; rxd_buf[2] ; clk ; clk ; None ; None ; 4.849 ns ;
; N/A ; 195.69 MHz ( period = 5.110 ns ) ; state_rec[1] ; rxd_buf[3] ; clk ; clk ; None ; None ; 4.849 ns ;
; N/A ; 195.69 MHz ( period = 5.110 ns ) ; state_rec[1] ; rxd_buf[4] ; clk ; clk ; None ; None ; 4.849 ns ;
; N/A ; 195.69 MHz ( period = 5.110 ns ) ; state_rec[1] ; rxd_buf[0] ; clk ; clk ; None ; None ; 4.849 ns ;
; N/A ; 195.96 MHz ( period = 5.103 ns ) ; cnt_delay[11] ; start_delaycnt ; clk ; clk ; None ; None ; 4.822 ns ;
; N/A ; 196.58 MHz ( period = 5.087 ns ) ; state_tras[2] ; trasstart ; clk ; clk ; None ; None ; 4.826 ns ;
; N/A ; 196.81 MHz ( period = 5.081 ns ) ; cnt_delay[6] ; cnt_delay[18] ; clk ; clk ; None ; None ; 4.800 ns ;
; N/A ; 196.89 MHz ( period = 5.079 ns ) ; cnt_delay[6] ; key_entry1 ; clk ; clk ; None ; None ; 4.798 ns ;
; N/A ; 196.89 MHz ( period = 5.079 ns ) ; cnt_delay[6] ; cnt_delay[12] ; clk ; clk ; None ; None ; 4.798 ns ;
; N/A ; 196.93 MHz ( period = 5.078 ns ) ; cnt_delay[6] ; cnt_delay[8] ; clk ; clk ; None ; None ; 4.797 ns ;
; N/A ; 196.93 MHz ( period = 5.078 ns ) ; cnt_delay[6] ; cnt_delay[10] ; clk ; clk ; None ; None ; 4.797 ns ;
; N/A ; 196.97 MHz ( period = 5.077 ns ) ; cnt_delay[6] ; cnt_delay[13] ; clk ; clk ; None ; None ; 4.796 ns ;
; N/A ; 198.29 MHz ( period = 5.043 ns ) ; state_tras[1] ; txd_buf[4] ; clk ; clk ; None ; None ; 4.803 ns ;
; N/A ; 199.32 MHz ( period = 5.017 ns ) ; cnt_delay[11] ; cnt_delay[0] ; clk ; clk ; None ; None ; 4.736 ns ;
; N/A ; 199.76 MHz ( period = 5.006 ns ) ; cnt_delay[6] ; cnt_delay[19] ; clk ; clk ; None ; None ; 4.725 ns ;
; N/A ; 201.33 MHz ( period = 4.967 ns ) ; cnt_delay[3] ; cnt_delay[19] ; clk ; clk ; None ; None ; 4.686 ns ;
; N/A ; 201.98 MHz ( period = 4.951 ns ) ; cnt_delay[15] ; cnt_delay[18] ; clk ; clk ; None ; None ; 4.670 ns ;
; N/A ; 202.06 MHz ( period = 4.949 ns ) ; cnt_delay[15] ; key_entry1 ; clk ; clk ; None ; None ; 4.668 ns ;
; N/A ; 202.06 MHz ( period = 4.949 ns ) ; cnt_delay[15] ; cnt_delay[12] ; clk ; clk ; None ; None ; 4.668 ns ;
; N/A ; 202.10 MHz ( period = 4.948 ns ) ; cnt_delay[15] ; cnt_delay[8] ; clk ; clk ; None ; None ; 4.667 ns ;
; N/A ; 202.10 MHz ( period = 4.948 ns ) ; cnt_delay[15] ; cnt_delay[10] ; clk ; clk ; None ; None ; 4.667 ns ;
; N/A ; 202.14 MHz ( period = 4.947 ns ) ; cnt_delay[15] ; cnt_delay[13] ; clk ; clk ; None ; None ; 4.666 ns ;
; N/A ; 202.39 MHz ( period = 4.941 ns ) ; send_state[0] ; trasstart ; clk ; clk ; None ; None ; 4.680 ns ;
; N/A ; 202.76 MHz ( period = 4.932 ns ) ; cnt_delay[5] ; cnt_delay[19] ; clk ; clk ; None ; None ; 4.651 ns ;
; N/A ; 203.00 MHz ( period = 4.926 ns ) ; state_tras[0] ; txd_buf[0] ; clk ; clk ; None ; None ; 4.665 ns ;
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