my_dff.v

该代码中有不少关于学习verilog HDL的例子,对初学者有帮助

module my_dff(q,data,enable,reset,clk);
output q;
input data,enable,reset,clk;
reg q;
always@(posedge clk)
  begin
    if(reset==0)
      q=0;
    else if(enable==0)
      q=data;
  end
endmodule

module my_dff_test;
reg data,enable,reset,clk;
wire q;
my_dff M1(q,data,enable,reset,clk);
initial begin
  data=0;enable=0;reset=1;clk=0;
  #10 data=1;enable=0;reset=1;clk=1;
  #10 data=1;enable=0;reset=0;clk=0;
  #10 data=0;enable=0;reset=1;clk=1;
  #10 data=1;enable=1;reset=1;clk=1;
  #10 data=0;enable=0;reset=0;clk=0;
  #10 data=1;enable=0;reset=1;clk=1;
  #10 data=1;enable=0;reset=0;clk=0;
  #10 data=0;enable=1;reset=1;clk=1;
  #10 data=1;enable=0;reset=1;clk=0;
end
endmodule