verilog.v

来自「cadence公司pcb内部培训的资料,并且附带其中的例子程序!比市面上任何一本」· Verilog 代码 · 共 19 行

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module high_speed_ram (ra, rcs0, rcs1, rcs2, rcs3, rd, rwe);
    input [15:0] ra;
    input rcs0;
    input rcs1;
    input rcs2;
    input rcs3;
    output [7:0] rd;
    input rwe;


    initial
        begin
        end

endmodule