pstxref.dat,3

cadence公司pcb内部培训的资料,并且附带其中的例子程序!比市面上任何一本cadence的书好!

  Section:  I7(2) U4
  33     D5   A<2> @PROJECT1_LIB.ROOT(SCH_1):D(5)
  16    BA2   B<2> @PROJECT1_LIB.ROOT(SCH_1):BA(2)

  Section:  I7(1) U4
  35     D6   A<1> @PROJECT1_LIB.ROOT(SCH_1):D(6)
  14    BA1   B<1> @PROJECT1_LIB.ROOT(SCH_1):BA(1)

  Section:  I7 U4
  36     D7   A<0> @PROJECT1_LIB.ROOT(SCH_1):D(7)
  13    BA0   B<0> @PROJECT1_LIB.ROOT(SCH_1):BA(0)

20L10_DIP-BASE  I8  U2
   1    A23     I1 @PROJECT1_LIB.ROOT(SCH_1):A(23)
   2    A22     I2 @PROJECT1_LIB.ROOT(SCH_1):A(22)
   3    A21     I3 @PROJECT1_LIB.ROOT(SCH_1):A(21)
   4    A20     I4 @PROJECT1_LIB.ROOT(SCH_1):A(20)
   5    A19     I5 @PROJECT1_LIB.ROOT(SCH_1):A(19)
   6    A18     I6 @PROJECT1_LIB.ROOT(SCH_1):A(18)
   7     NC     I7     NC
   8    AEN     I8 @PROJECT1_LIB.ROOT(SCH_1):AEN
   9    MRD     I9 @PROJECT1_LIB.ROOT(SCH_1):MRD
  10    MWR    I10 @PROJECT1_LIB.ROOT(SCH_1):MWR
  11    GND    I11 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND
  13    GND    I12 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND
  23    RDY     O1 @PROJECT1_LIB.ROOT(SCH_1):RDY
  22   DHEN     O2 @PROJECT1_LIB.ROOT(SCH_1):DHEN
  21    DEN     O3 @PROJECT1_LIB.ROOT(SCH_1):DEN
  20   DDIR     O4 @PROJECT1_LIB.ROOT(SCH_1):DDIR
  19     HS     O5 @PROJECT1_LIB.ROOT(SCH_1):HS
  18   FPGA     O6 @PROJECT1_LIB.ROOT(SCH_1):FPGA
  17    BWR     O7 @PROJECT1_LIB.ROOT(SCH_1):BWR
  16    BRD     O8 @PROJECT1_LIB.ROOT(SCH_1):BRD
  15 BRESET     O9 @PROJECT1_LIB.ROOT(SCH_1):BRESET
  14    SEL    O10 @PROJECT1_LIB.ROOT(SCH_1):SEL

CAP_NP_SMDCAP-.1UF,+20%/-80%  I9  C1
   1    VCC      A @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):VCC
   2    GND      B @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND

CAP_NP_SMDCAP-.1UF,+20%/-80%  I15  C2
   1    VCC      A @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):VCC
   2    GND      B @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND

CAP_NP_SMDCAP-.1UF,+20%/-80%  I16  C3
   1    VCC      A @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):VCC
   2    GND      B @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND

CAP_NP_SMDCAP-.1UF,+20%/-80%  I17  C4
   1    VCC      A @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):VCC
   2    GND      B @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND


DRAWING: @PROJECT1_LIB.ROOT(SCH_1):PAGE2 

EPF8282A_PLCC-BASE  I1  U5
  25    BD0  BD<0> @PROJECT1_LIB.ROOT(SCH_1):BD(0)
  24    BD1  BD<1> @PROJECT1_LIB.ROOT(SCH_1):BD(1)
  23    BD2  BD<2> @PROJECT1_LIB.ROOT(SCH_1):BD(2)
  22    BD3  BD<3> @PROJECT1_LIB.ROOT(SCH_1):BD(3)
  21    BD4  BD<4> @PROJECT1_LIB.ROOT(SCH_1):BD(4)
  20    BD5  BD<5> @PROJECT1_LIB.ROOT(SCH_1):BD(5)
  19    BD6  BD<6> @PROJECT1_LIB.ROOT(SCH_1):BD(6)
  18    BD7  BD<7> @PROJECT1_LIB.ROOT(SCH_1):BD(7)
  13    SEL  DATA1 @PROJECT1_LIB.ROOT(SCH_1):SEL
  15  RESET  RESET @PROJECT1_LIB.ROOT(SCH_1):RESET
   9    BA3  DATA2 @PROJECT1_LIB.ROOT(SCH_1):BA(3)
   8    BA2  DATA3 @PROJECT1_LIB.ROOT(SCH_1):BA(2)
   7    BA1  DATA4 @PROJECT1_LIB.ROOT(SCH_1):BA(1)
   6    BA0  DATA5 @PROJECT1_LIB.ROOT(SCH_1):BA(0)
  27     NC    TDO     NC
  29     HS    NCS @PROJECT1_LIB.ROOT(SCH_1):HS
  30   FPGA    NWS @PROJECT1_LIB.ROOT(SCH_1):FPGA
  73    BRD INPUTA @PROJECT1_LIB.ROOT(SCH_1):BRD
  54    BWR INPUTB @PROJECT1_LIB.ROOT(SCH_1):BWR
  12 BRESET INPUTC @PROJECT1_LIB.ROOT(SCH_1):BRESET
  55     NC    TDI     NC
  31   MCLK  INPUT @PROJECT1_LIB.ROOT(SCH_1):MCLK
  33   WAIT NCONFIG @PROJECT1_LIB.ROOT(SCH_1):WAIT
  75    GND    NSP @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND
  74    GND  MSEL0 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND
  53    GND  MSEL1 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND
  14   DATA  DATA0 @PROJECT1_LIB.ROOT(SCH_1):DATA
  10   DCLK   DCLK @PROJECT1_LIB.ROOT(SCH_1):DCLK
  32     OE NSTATUS @PROJECT1_LIB.ROOT(SCH_1):OE
  11    NCS CONF_DONE @PROJECT1_LIB.ROOT(SCH_1):NCS
  16     NC    I/O     NC
  72     NC    TCK     NC
  52     NC  NTRST     NC
  81    RD0  RD<0> @PROJECT1_LIB.ROOT(SCH_1):RD(0)
  82    RD1  RD<1> @PROJECT1_LIB.ROOT(SCH_1):RD(1)
  83    RD2  RD<2> @PROJECT1_LIB.ROOT(SCH_1):RD(2)
  84    RD3  RD<3> @PROJECT1_LIB.ROOT(SCH_1):RD(3)
   1    RD4  RD<4> @PROJECT1_LIB.ROOT(SCH_1):RD(4)
   2    RD5  RD<5> @PROJECT1_LIB.ROOT(SCH_1):RD(5)
   3    RD6  RD<6> @PROJECT1_LIB.ROOT(SCH_1):RD(6)
   4    RD7  RD<7> @PROJECT1_LIB.ROOT(SCH_1):RD(7)
  79   RA15  ADD18 @PROJECT1_LIB.ROOT(SCH_1):RA(15)
  78   RA14   ADD0 @PROJECT1_LIB.ROOT(SCH_1):RA(14)
  77   RA13 RDYNBUSY @PROJECT1_LIB.ROOT(SCH_1):RA(13)
  76   RA12 ADD<1> @PROJECT1_LIB.ROOT(SCH_1):RA(12)
  71   RA11 ADD<2> @PROJECT1_LIB.ROOT(SCH_1):RA(11)
  70   RA10 ADD<3> @PROJECT1_LIB.ROOT(SCH_1):RA(10)
  69    RA9 ADD<4> @PROJECT1_LIB.ROOT(SCH_1):RA(9)
  67    RA8 ADD<5> @PROJECT1_LIB.ROOT(SCH_1):RA(8)
  66    RA7 ADD<6> @PROJECT1_LIB.ROOT(SCH_1):RA(7)
  65    RA6 ADD<7> @PROJECT1_LIB.ROOT(SCH_1):RA(6)
  64    RA5 ADD<8> @PROJECT1_LIB.ROOT(SCH_1):RA(5)
  63    RA4 ADD<9> @PROJECT1_LIB.ROOT(SCH_1):RA(4)
  62    RA3 ADD<10> @PROJECT1_LIB.ROOT(SCH_1):RA(3)
  61    RA2 ADD<11> @PROJECT1_LIB.ROOT(SCH_1):RA(2)
  60    RA1 ADD<12> @PROJECT1_LIB.ROOT(SCH_1):RA(1)
  58    RA0 ADD<13> @PROJECT1_LIB.ROOT(SCH_1):RA(0)
  51   RCS3  ADD17 @PROJECT1_LIB.ROOT(SCH_1):RCS3
  50   RCS2 CLKUSR @PROJECT1_LIB.ROOT(SCH_1):RCS2
  49   RCS1  RDCLK @PROJECT1_LIB.ROOT(SCH_1):RCS1
  48   RCS0    NRS @PROJECT1_LIB.ROOT(SCH_1):RCS0
  56  WSTAT  ADD15 @PROJECT1_LIB.ROOT(SCH_1):WSTAT
  57    RWE  ADD14 @PROJECT1_LIB.ROOT(SCH_1):RWE
  39    VD0  VD<0> @PROJECT1_LIB.ROOT(SCH_1):VD(0)
  40    VD1  VD<1> @PROJECT1_LIB.ROOT(SCH_1):VD(1)
  41    VD2  VD<2> @PROJECT1_LIB.ROOT(SCH_1):VD(2)
  42    VD3  VD<3> @PROJECT1_LIB.ROOT(SCH_1):VD(3)
  43    VD4  VD<4> @PROJECT1_LIB.ROOT(SCH_1):VD(4)
  44    VD5  VD<5> @PROJECT1_LIB.ROOT(SCH_1):VD(5)
  45    VD6  VD<6> @PROJECT1_LIB.ROOT(SCH_1):VD(6)
  46    VD7  VD<7> @PROJECT1_LIB.ROOT(SCH_1):VD(7)
  34  VCLKA  VCLKA @PROJECT1_LIB.ROOT(SCH_1):VCLKA
  35     NC  VCLKB     NC
  36     NC  ADD16     NC
  37 UNNAMED_2_EPF8282A_I1_VCLKC  VCLKC @PROJECT1_LIB.ROOT(SCH_1):UNNAMED_2_EPF8282A_I1_VCLKC
  28   GAIN   GAIN @PROJECT1_LIB.ROOT(SCH_1):GAIN

ACT574_SOIC-BASE  I2  U6
   2    VD0     D0 @PROJECT1_LIB.ROOT(SCH_1):VD(0)
   3    VD1     D1 @PROJECT1_LIB.ROOT(SCH_1):VD(1)
   4    VD2     D2 @PROJECT1_LIB.ROOT(SCH_1):VD(2)
   5    VD3     D3 @PROJECT1_LIB.ROOT(SCH_1):VD(3)
   6    VD4     D4 @PROJECT1_LIB.ROOT(SCH_1):VD(4)
   7    VD5     D5 @PROJECT1_LIB.ROOT(SCH_1):VD(5)
   8    VD6     D6 @PROJECT1_LIB.ROOT(SCH_1):VD(6)
   9    VD7     D7 @PROJECT1_LIB.ROOT(SCH_1):VD(7)
  11  WSTAT    CLK @PROJECT1_LIB.ROOT(SCH_1):WSTAT
   1    GND     OE @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND
  19     NC     Q0     NC
  18     Q6     Q1 @PROJECT1_LIB.ROOT(SCH_1):Q6
  17     NC     Q2     NC
  16     Q4     Q3 @PROJECT1_LIB.ROOT(SCH_1):Q4
  15     NC     Q4     NC
  14     Q2     Q5 @PROJECT1_LIB.ROOT(SCH_1):Q2
  13     NC     Q6     NC
  12     Q0     Q7 @PROJECT1_LIB.ROOT(SCH_1):Q0

CAP_SMDCAP-47PF,10%  I3  C5
   1   BNC2      A @PROJECT1_LIB.ROOT(SCH_1):BNC2
   2 GND_EARTH      B @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND_EARTH

CAP_SMDCAP-47PF,10%  I4  C6
   1   BNC3      A @PROJECT1_LIB.ROOT(SCH_1):BNC3
   2 GND_EARTH      B @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND_EARTH

INDUCTOR_TH-50UH,5%  I5  L1
   1   OUTA      A @PROJECT1_LIB.ROOT(SCH_1):OUTA
   2   BNC2      B @PROJECT1_LIB.ROOT(SCH_1):BNC2

INDUCTOR_TH-50UH,5%  I6  L2
   1   OUTB      A @PROJECT1_LIB.ROOT(SCH_1):OUTB
   2   BNC3      B @PROJECT1_LIB.ROOT(SCH_1):BNC3

BNC_CONN_PCMOUNT-BASE  I7  J2
   1   BNC2 CENTER @PROJECT1_LIB.ROOT(SCH_1):BNC2
   5 GND_EARTH  AGND4 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND_EARTH
   2 GND_EARTH  AGND1 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND_EARTH
   3 GND_EARTH  AGND2 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND_EARTH
   4 GND_EARTH  AGND3 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND_EARTH

BNC_CONN_PCMOUNT-BASE  I8  J3
   1   BNC3 CENTER @PROJECT1_LIB.ROOT(SCH_1):BNC3
   5 GND_EARTH  AGND4 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND_EARTH
   2 GND_EARTH  AGND1 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND_EARTH
   3 GND_EARTH  AGND2 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND_EARTH
   4 GND_EARTH  AGND3 @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND_EARTH

PHOTO_DIODE_TH-BASE  I9  D1
   1    VCC  ANODE @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):VCC
   2     Q7 CATHODE @PROJECT1_LIB.ROOT(SCH_1):Q7

PHOTO_DIODE_TH-BASE  I10  D2
   1    VCC  ANODE @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):VCC
   2     Q5 CATHODE @PROJECT1_LIB.ROOT(SCH_1):Q5

PHOTO_DIODE_TH-BASE  I11  D3
   1    VCC  ANODE @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):VCC
   2     Q3 CATHODE @PROJECT1_LIB.ROOT(SCH_1):Q3

PHOTO_DIODE_TH-BASE  I12  D4
   1    VCC  ANODE @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):VCC
   2     Q1 CATHODE @PROJECT1_LIB.ROOT(SCH_1):Q1

RES_SMDRES-2K,2%  I13  R5
   1 UNNAMED_2_EPF8282A_I1_VCLKC      A @PROJECT1_LIB.ROOT(SCH_1):UNNAMED_2_EPF8282A_I1_VCLKC
   2  VCLKC      B @PROJECT1_LIB.ROOT(SCH_1):VCLKC

RES_SMDRES-150,2%  I14  R1
   1     Q6      A @PROJECT1_LIB.ROOT(SCH_1):Q6
   2     Q7      B @PROJECT1_LIB.ROOT(SCH_1):Q7

RES_SMDRES-150,2%  I15  R2
   1     Q4      A @PROJECT1_LIB.ROOT(SCH_1):Q4
   2     Q5      B @PROJECT1_LIB.ROOT(SCH_1):Q5

RES_SMDRES-150,2%  I16  R3
   1     Q2      A @PROJECT1_LIB.ROOT(SCH_1):Q2
   2     Q3      B @PROJECT1_LIB.ROOT(SCH_1):Q3

RES_SMDRES-150,2%  I17  R4
   1     Q0      A @PROJECT1_LIB.ROOT(SCH_1):Q0
   2     Q1      B @PROJECT1_LIB.ROOT(SCH_1):Q1

EPC1064_DIP-BASE  I18  U7
   2   DCLK   DCLK @PROJECT1_LIB.ROOT(SCH_1):DCLK
   3     OE     OE @PROJECT1_LIB.ROOT(SCH_1):OE
   4    NCS    CS* @PROJECT1_LIB.ROOT(SCH_1):NCS
   1   DATA   DATA @PROJECT1_LIB.ROOT(SCH_1):DATA


DRAWING: @PROJECT1_LIB.HIGH_SPEED_RAM(SCH_1):PAGE1 

TC55B4257_SOIC-BASE  I1  U10
   5    RA0     A0 @PROJECT1_LIB.ROOT(SCH_1):RA(0)
   4    RA1     A1 @PROJECT1_LIB.ROOT(SCH_1):RA(1)
   3    RA2     A2 @PROJECT1_LIB.ROOT(SCH_1):RA(2)
   2    RA3     A3 @PROJECT1_LIB.ROOT(SCH_1):RA(3)
  32    RA4     A4 @PROJECT1_LIB.ROOT(SCH_1):RA(4)
  31    RA5     A5 @PROJECT1_LIB.ROOT(SCH_1):RA(5)
  30    RA6     A6 @PROJECT1_LIB.ROOT(SCH_1):RA(6)
  29    RA7     A7 @PROJECT1_LIB.ROOT(SCH_1):RA(7)
  28    RA8     A8 @PROJECT1_LIB.ROOT(SCH_1):RA(8)
  22    RA9     A9 @PROJECT1_LIB.ROOT(SCH_1):RA(9)
  21   RA10    A10 @PROJECT1_LIB.ROOT(SCH_1):RA(10)
  20   RA11    A11 @PROJECT1_LIB.ROOT(SCH_1):RA(11)
  19   RA12    A12 @PROJECT1_LIB.ROOT(SCH_1):RA(12)
  18   RA13    A13 @PROJECT1_LIB.ROOT(SCH_1):RA(13)
  15   RA14    A14 @PROJECT1_LIB.ROOT(SCH_1):RA(14)
  14   RA15    A15 @PROJECT1_LIB.ROOT(SCH_1):RA(15)
  13     NC    A16     NC
  12     NC    A17     NC
  11    RWE    WE* @PROJECT1_LIB.ROOT(SCH_1):RWE
   6   RCS0    CE* @PROJECT1_LIB.ROOT(SCH_1):RCS0
  27    GND    EO* @PROJECT1_LIB.GLBL(ROOT_CFG_PACKAGE):GND
   1     NC    IO1     NC
  16     NC    IO2     NC
  17     NC    IO3     NC
   7    RD7    DQ1 @PROJECT1_LIB.ROOT(SCH_1):RD(7)
  10    RD6    DQ2 @PROJECT1_LIB.ROOT(SCH_1):RD(6)
  23    RD5    DQ3 @PROJECT1_LIB.ROOT(SCH_1):RD(5)
  26    RD4    DQ4 @PROJECT1_LIB.ROOT(SCH_1):RD(4)

TC55B4257_SOIC-BASE  I2  U11
   5    RA0     A0 @PROJECT1_LIB.ROOT(SCH_1):RA(0)
   4    RA1     A1 @PROJECT1_LIB.ROOT(SCH_1):RA(1)
   3    RA2     A2 @PROJECT1_LIB.ROOT(SCH_1):RA(2)
   2    RA3     A3 @PROJECT1_LIB.ROOT(SCH_1):RA(3)
  32    RA4     A4 @PROJECT1_LIB.ROOT(SCH_1):RA(4)
  31    RA5     A5 @PROJECT1_LIB.ROOT(SCH_1):RA(5)
  30    RA6     A6 @PROJECT1_LIB.ROOT(SCH_1):RA(6)
  29    RA7     A7 @PROJECT1_LIB.ROOT(SCH_1):RA(7)
  28    RA8     A8 @PROJECT1_LIB.ROOT(SCH_1):RA(8)
  22    RA9     A9 @PROJECT1_LIB.ROOT(SCH_1):RA(9)
  21   RA10    A10 @PROJECT1_LIB.ROOT(SCH_1):RA(10)
  20   RA11    A11 @PROJECT1_LIB.ROOT(SCH_1):RA(11)
  19   RA12    A12 @PROJECT1_LIB.ROOT(SCH_1):RA(12)