verilog.v

来自「cadence公司pcb内部培训的资料,并且附带其中的例子程序!比市面上任何一本」· Verilog 代码 · 共 18 行

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module data (gain, outa, outb, vclka, vclkc, vd);
    input gain;
    output outa;
    output outb;
    input vclka;
    input vclkc;
    input [7:0] vd;


    initial
        begin
        end

endmodule