📄 verilog.v
字号:
// generated by newgenasym Thu Mar 22 14:27:02 2001module epf8282a (add, add0, add14, add15, add16, add17, add18, bd, clkusr, conf_done, data0, data1, data2, data3, data4, data5, dclk, gain, \i/o , \input , inputa, inputb, inputc, msel0, msel1, nconfig, ncs, nrs, nsp, nstatus, ntrst, nws, rd, rdclk, rdynbusy, reset, tck, tdi, tdo, vclka, vclkb, vclkc, vd); output [13:1] add; output add0; output add14; output add15; output add16; output add17; output add18; input [7:0] bd; output clkusr; input conf_done; input data0; input data1; input data2; input data3; input data4; input data5; input dclk; output gain; input \i/o ; input \input ; input inputa; input inputb; input inputc; input msel0; input msel1; input nconfig; input ncs; output nrs; input nsp; input nstatus; input ntrst; input nws; output [7:0] rd; output rdclk; output rdynbusy; input reset; input tck; input tdi; input tdo; output vclka; output vclkb; output vclkc; output [7:0] vd; initial begin endendmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -