verilog.v

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module act574 (clk, d0, d1, d2, d3, d4, d5, d6, d7, oe, q0, q1, q2, q3, q4, q5, q6,
        q7);
    input clk;
    input d0;
    input d1;
    input d2;
    input d3;
    input d4;
    input d5;
    input d6;
    input d7;
    input oe;
    inout q0;
    inout q1;
    inout q2;
    inout q3;
    inout q4;
    inout q5;
    inout q6;
    inout q7;


    initial
        begin
        end

endmodule