workonebeta.fit.rpt

Verilog实现的DDS正弦信号发生器和测频测相模块

; Optimize Timing                                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
; Use smart compilation                                              ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in F:/电赛/Quartus/WorkOneBetaC/WorkOneBeta.pin.


+-------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                           ;
+---------------------------------------------+---------------------------+
; Resource                                    ; Usage                     ;
+---------------------------------------------+---------------------------+
; Total logic elements                        ; 426 / 2,910 ( 15 % )      ;
;     -- Combinational with no register       ; 111                       ;
;     -- Register only                        ; 49                        ;
;     -- Combinational with a register        ; 266                       ;
;                                             ;                           ;
; Logic element usage by number of LUT inputs ;                           ;
;     -- 4 input functions                    ; 109                       ;
;     -- 3 input functions                    ; 75                        ;
;     -- 2 input functions                    ; 176                       ;
;     -- 1 input functions                    ; 32                        ;
;     -- 0 input functions                    ; 34                        ;
;                                             ;                           ;
; Logic elements by mode                      ;                           ;
;     -- normal mode                          ; 222                       ;
;     -- arithmetic mode                      ; 204                       ;
;     -- qfbk mode                            ; 48                        ;
;     -- register cascade mode                ; 0                         ;
;     -- synchronous clear/load mode          ; 145                       ;
;     -- asynchronous clear/load mode         ; 224                       ;
;                                             ;                           ;
; Total registers                             ; 315 / 3,210 ( 10 % )      ;
; Total LABs                                  ; 74 / 291 ( 25 % )         ;
; Logic elements in carry chains              ; 214                       ;
; User inserted logic elements                ; 0                         ;
; Virtual pins                                ; 0                         ;
; I/O pins                                    ; 50 / 104 ( 48 % )         ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )            ;
; Global signals                              ; 8                         ;
; M4Ks                                        ; 13 / 13 ( 100 % )         ;
; Total memory bits                           ; 51,718 / 59,904 ( 86 % )  ;
; Total RAM block bits                        ; 59,904 / 59,904 ( 100 % ) ;
; PLLs                                        ; 0 / 1 ( 0 % )             ;
; Global clocks                               ; 8 / 8 ( 100 % )           ;
; Average interconnect usage                  ; 6%                        ;
; Peak interconnect usage                     ; 6%                        ;
; Maximum fan-out node                        ; SysClock                  ;
; Maximum fan-out                             ; 139                       ;
; Highest non-global fan-out signal           ; MeasureStart              ;
; Highest non-global fan-out                  ; 67                        ;
; Total fan-out                               ; 2119                      ;
; Average fan-out                             ; 4.31                      ;
+---------------------------------------------+---------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                         ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name         ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+