prgram_control.v

来自「这是16位定点dsp源代码。已仿真和综合过了」· Verilog 代码 · 共 89 行

module PrgRAM_Control(NPCE,NPOE,NPWE,PA,IOD,PD_PR,q,address,data,wren);
input  NPCE,NPOE,NPWE;
input  [15:0] IOD,q;
input  [14:0] PA;
output  [14:0] address;
output  [15:0] data,PD_PR;
output  wren;

reg  [15:0] data;
reg  wren;
reg  [14:0] address;
//reg  [15:0] iPPD;
reg  [15:0] PD_PR; 


always @(PA or IOD or NPCE or NPWE or NPOE or q)
begin
    if (!NPCE)
     begin
      address = PA[14:0];
      data = IOD;
      PD_PR = q;
      wren = ~NPWE;
     end
    else
      begin
       PD_PR = 16'bZ;
       address = 15'bz;
       data = 16'bz;
       wren = 1'bz;
      end
end
//always @(iPPD)
//begin
// assign PD_PR = iPPD;
//end

endmodule

//begin
//        if (!NPWE)
//         begin 
//          address = PA[10:0];
//          data = IOD;
//          wren = 1'b1;
//         end
//        if (!NPOE)
//         begin
//          address = PA[10:0]; 
//          iPPD = q;
//          wren = 1'b0;
//         end
//    end







//initial 
//  begin
//   wren=1;
//  end

//always@(NPCE,NPWE,PA,IOD,NPOE,q)
//  begin
//   if (NPCE==1'b0)
//    begin
//     outclock<=~NPOE;
//     inclock<=~(NPWE&NPOE);
//     wren<=~NPWE;
//    address[10:0]<=PA[10:0];
//     data<=IOD;
//     PD <= (NPOE ? 16'bZ : q[15:0]);
//    end
//   else
//    begin
//     outclock<=1'bz;
//     inclock<=1'bz;
//     address<=11'bz;
 //    data<=16'bz;
//     PD<=16'bz;
//     wren<=1'bZ;
//    end        
//  end