介绍了vhdl设计fpga时仿真和综合的过程

本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段 时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的 大侠们指正，在此表示感谢。当然，这是一个非常简单...

提供《介绍了Verylog DHL语言的设计过程及综合过程。》完整系统设计方案工程技术资料下载（归档大小 4851 K），包含相关硬件原理图参考、开发文档或源代码工程。

设计综合与行为仿真PPT.....................

介绍了FPGA设计全流程\r\n和一些简单的例子

详尽介绍了VERILOG编程过程中的组合逻辑和时序逻辑设计方法，同时对仿真程序的编程和使用也做了完美的讲解，便于快速学习掌握

介绍VHDL编程与仿真的资料，觉得很有用，与大家共同享用。