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字号:
; Remove Duplicate Registers ; On ; On ;
; Ignore CARRY Buffers ; Off ; Off ;
; Ignore CASCADE Buffers ; Off ; Off ;
; Ignore GLOBAL Buffers ; Off ; Off ;
; Ignore ROW GLOBAL Buffers ; Off ; Off ;
; Ignore LCELL Buffers ; Off ; Off ;
; Ignore SOFT Buffers ; On ; On ;
; Limit AHDL Integers to 32 Bits ; Off ; Off ;
; Optimization Technique -- Cyclone ; Balanced ; Balanced ;
; Carry Chain Length -- Stratix/Stratix GX/Cyclone/MAX II/Cyclone II ; 70 ; 70 ;
; Auto Carry Chains ; On ; On ;
; Auto Open-Drain Pins ; On ; On ;
; Remove Duplicate Logic ; On ; On ;
; Perform WYSIWYG Primitive Resynthesis ; Off ; Off ;
; Perform gate-level register retiming ; Off ; Off ;
; Allow register retiming to trade off Tsu/Tco with Fmax ; On ; On ;
; Auto ROM Replacement ; On ; On ;
; Auto RAM Replacement ; On ; On ;
; Auto Shift Register Replacement ; On ; On ;
; Auto Clock Enable Replacement ; On ; On ;
; Allows Synchronous Control Signal Usage in Normal Mode Logic Cells ; On ; On ;
; Auto Resource Sharing ; Off ; Off ;
; Allow Any RAM Size For Recognition ; Off ; Off ;
; Allow Any ROM Size For Recognition ; Off ; Off ;
; Allow Any Shift Register Size For Recognition ; Off ; Off ;
+--------------------------------------------------------------------+--------------+---------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (No Restructuring Performed) ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 2:1 ; 7 bits ; 7 LEs ; 7 LEs ; 0 LEs ; No ; |top|control1:inst3|next_state.loadi2 ;
; 8:1 ; 16 bits ; 80 LEs ; 80 LEs ; 0 LEs ; No ; |top|regarray:inst10|temp_data[14] ;
; 8:1 ; 16 bits ; 80 LEs ; 64 LEs ; 16 LEs ; No ; |top|alu:inst|c[9] ;
; 36:1 ; 3 bits ; 72 LEs ; 6 LEs ; 66 LEs ; No ; |top|control1:inst3|regSel[2] ;
; 2:1 ; 5 bits ; 5 LEs ; 5 LEs ; 0 LEs ; Yes ; |top|ram_a:inst18|altsyncram:altsyncram_component|altsyncram_5n21:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_data_shift_cntr_reg[4] ;
; 3:1 ; 7 bits ; 14 LEs ; 7 LEs ; 7 LEs ; Yes ; |top|ram_a:inst18|altsyncram:altsyncram_component|altsyncram_5n21:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_addr_reg[0] ;
; 3:1 ; 16 bits ; 32 LEs ; 16 LEs ; 16 LEs ; Yes ; |top|ram_a:inst18|altsyncram:altsyncram_component|altsyncram_5n21:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_data_reg[0] ;
; 22:1 ; 4 bits ; 56 LEs ; 44 LEs ; 12 LEs ; Yes ; |top|ram_a:inst18|altsyncram:altsyncram_component|altsyncram_5n21:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr|WORD_SR[0] ;
; 2:1 ; 5 bits ; 5 LEs ; 5 LEs ; 0 LEs ; Yes ; |top|sld_signaltap:auto_signaltap_0|sld_ela_control:ela_control|sld_ela_state_machine:sm1|post_trigger_count_enable ;
; 2:1 ; 13 bits ; 13 LEs ; 13 LEs ; 0 LEs ; Yes ; |top|sld_signaltap:auto_signaltap_0|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:info_data_shift_out|dffs[6] ;
; 2:1 ; 94 bits ; 94 LEs ; 94 LEs ; 0 LEs ; Yes ; |top|sld_signaltap:auto_signaltap_0|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:ram_data_shift_out|dffs[62] ;
; 10:1 ; 4 bits ; 24 LEs ; 24 LEs ; 0 LEs ; Yes ; |top|sld_signaltap:auto_signaltap_0|sld_rom_sr:crc_rom_sr|WORD_SR[3] ;
; 2:1 ; 5 bits ; 5 LEs ; 5 LEs ; 0 LEs ; No ; |top|sld_signaltap:auto_signaltap_0|sld_ela_control:ela_control|ela_status[0] ;
; 2:1 ; 10 bits ; 10 LEs ; 10 LEs ; 0 LEs ; Yes ; |top|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:2:IRF|Q[5] ;
; 4:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; Yes ; |top|sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[6] ;
; 4:1 ; 5 bits ; 10 LEs ; 10 LEs ; 0 LEs ; Yes ; |top|sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[0] ;
; 26:1 ; 4 bits ; 68 LEs ; 40 LEs ; 28 LEs ; Yes ; |top|sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|WORD_SR[3] ;
; 2:1 ; 2 bits ; 2 LEs ; 2 LEs ; 0 LEs ; No ; |top|sld_hub:sld_hub_inst|NODE_ENA~0 ;
; 2:1 ; 2 bits ; 2 LEs ; 2 LEs ; 0 LEs ; No ; |top|sld_hub:sld_hub_inst|SHADOW_IRF_ENABLE[2] ;
; 2:1 ; 2 bits ; 2 LEs ; 2 LEs ; 0 LEs ; No ; |top|sld_hub:sld_hub_inst|IR_MUX_SEL[1] ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+----------------------------------------------------------------+
; WYSIWYG Cells ;
+--------------------------------------------------------+-------+
; Statistic ; Value ;
+--------------------------------------------------------+-------+
; Number of WYSIWYG cells ; 184 ;
; Number of synthesis-generated cells ; 1759 ;
; Number of WYSIWYG LUTs ; 181 ;
; Number of synthesis-generated LUTs ; 865 ;
; Number of WYSIWYG registers ; 101 ;
; Number of synthesis-generated registers ; 1175 ;
; Number of cells with combinational logic only ; 667 ;
; Number of cells with registers only ; 897 ;
; Number of cells with combinational logic and registers ; 379 ;
+--------------------------------------------------------+-------+
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Number of registers using Synchronous Clear ; 11 ;
; Number of registers using Synchronous Load ; 38 ;
; Number of registers using Asynchronous Clear ; 666 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 590 ;
; Number of registers using Output Enable ; 0 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
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