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library verilog;use verilog.vl_types.all;entity chien is generic( swidth : integer := 8; nchien : integer := 10; maxt : integer := 8; twidth : integer := 4; st0 : integer := 0; st_eval : integer := 1; st_next : integer := 2; st_evallast : integer := 3; st_nextlast0 : integer := 4; st_nextlast1 : integer := 5; st_getjcs : integer := 6; st_x0 : integer := 7; st_xactive : integer := 8; st_xinactive : integer := 9; st_end0 : integer := 10; st_end1 : integer := 11; stom_0 : integer := 0; st_omega0 : integer := 1; st_omega1 : integer := 2; st_omegaend : integer := 3 ); port( async_reset : in vl_logic; clk : in vl_logic; enable_i : in vl_logic; chienstart_i : in vl_logic; switchpos_i : in vl_logic; validword_i : in vl_logic; success_i : in vl_logic; k_i : in vl_logic_vector; t_i : in vl_logic_vector; s_i : in vl_logic_vector; e_i : in vl_logic_vector; ee_i : in vl_logic_vector; v_i : in vl_logic_vector; omegaindex_i : in vl_logic_vector; xindex_i : in vl_logic_vector; invxindex_i : in vl_logic_vector; posindex_i : in vl_logic_vector; chiendone_o : out vl_logic; validword_o : out vl_logic; success_o : out vl_logic; k_o : out vl_logic_vector; t_o : out vl_logic_vector; v_o : out vl_logic_vector; omega_o : out vl_logic_vector; x_o : out vl_logic_vector; invx_o : out vl_logic_vector; outposc_o : out vl_logic_vector; sindex_o : out vl_logic_vector; eindex_o : out vl_logic_vector; eeindex_o : out vl_logic_vector; startforney_o : out vl_logic );end chien;
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