segment2.v

来自「四位动态刷新数码管显示」· Verilog 代码 · 共 22 行

module segment2(SEG , SL , CLK);					//定义模块结构
    	output [7:0] SEG;						//定义数码管段输出引脚
	output [3:0] SL;								//定义数码管选择输出引脚
    	input CLK;							//定义输入时钟引脚

	reg [7:0] seg_reg;							//定义数码管段输出寄存器
	reg [3:0] sl_reg;							//定义数码管选择输出寄存器
	reg [3:0] disp_dat;							//定义显示数据寄存器
	reg [36:0] count;							//定义计数器寄存器

always @(posedge CLK)							//定义clock信号下降沿触发
begin
	count=count+1;								//计数器值加1
end

always @(count[14:13])								//定义显示数据触发事件
begin
	case (count[14:13])							//选择扫描显示数据
		2'h0: disp_dat =4'b0001;	 			//显示个位数值
		2'h1: disp_dat =4'b0010;		 		//显示十位数值
		2'h2: disp_dat =4'b0011;		 		//显示百位数值
		2'h3: disp_dat =4'b0100;		 		//显示