top_tb.v

来自「在quaters下写的比较数的大小输出」· Verilog 代码 · 共 33 行

module top_tb  ; 
 
  wire  [3:0]  level   ; 
  wire  [3:0]  max_num   ; 
  wire  [3:0]  data  ;
  wire  [4:0]  addr_counter;
  reg    clk   ; 
  reg    rst   ; 
  reg    en   ;
  
  parameter  periode=25;
  
  initial 
     begin
         clk=0;
         forever #periode clk=~clk;
     end
  initial
     begin
         rst=0;
         en=0;
         #200 rst=1;
         #400 en=1;  
         #500 en=0;
         #1000 en=1; 
     end
   
  top    test(.level(level),.max_num(max_num),.addr_counter(addr_counter),
  .data(data),.clk (clk ),.rst (rst), .en(en)); 

endmodule