📄 top_tb.v
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module top_tb ; wire [3:0] level ; wire [3:0] max_num ; wire [3:0] data ; wire [4:0] addr_counter; reg clk ; reg rst ; reg en ; parameter periode=25; initial begin clk=0; forever #periode clk=~clk; end initial begin rst=0; en=0; #200 rst=1; #400 en=1; #500 en=0; #1000 en=1; end top test(.level(level),.max_num(max_num),.addr_counter(addr_counter), .data(data),.clk (clk ),.rst (rst), .en(en)); endmodule
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