buffer.v

设计一个可编程间隔定时器

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//                                                                   //
// File name    : buffer.v                                           //
// Title        :                                                    //
// Library      : WORK                                               //
//              :                                                    //
// Purpose      : 3-state for  output                                //
//              :                                                    //
// Created On   : 2007-7-15                                          //
//              :                                                    //
// Comments     :                                                    //
//              :                                                    //
// Assumptions  : none                                               //
// Limitations  : none                                               //
// Known Errors : none                                               //
// Developers   : xl                                                 //
//              :                                                    //
// Notes        :                                                    // 
//                                                                   //
///////////////////////////////////////////////////////////////////////

 module buffer(
              //input
              select_0,
              select_1,
              select_2,
              data_rd_0,
              data_rd_1,
              data_rd_2,
              rd,
              wr,
              //output
              data_wr,
              //inout
              data
              );
  input  select_0;
  input  select_1;
  input  select_2;
  input  rd;
  input  wr;
  input  [7:0]  data_rd_0;
  input  [7:0]  data_rd_1;
  input  [7:0]  data_rd_2;
  inout  [7:0]   data;
  
  output [7:0]  data_wr ;
 
  reg [7:0]  data_out; 
  reg [7:0] data_wr;
  wire [7:0] data;


	always @(rd or data_rd_0 or data_rd_1 or data_rd_2) 
		if(!rd) begin
		  if(select_0)
		    data_out = data_rd_0;
		  else if(select_1)
		    data_out = data_rd_1;
		  else if(select_2)
		    data_out = data_rd_2;
		end
		
	always @(wr) 
		if(!wr) 
		  data_wr = data;
    
assign data=rd?8'hzz:data_out;   

endmodule