ddr_sdram.vqm

DDR sdram 包含的完整的源码,仿真的相关文件

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// Written by Synplify
// Fri Jun 30 14:08:54 2000
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// Source file index table:
// Object locations will have the form <file>:<line>
// file 0 "noname"
// file 1 "\d:\program files\synplicity_60\synplify\lib\vhd\std.vhd "
// file 2 "\d:\projects\altera\lpcores\ddr\source\vhdl\v1_0\ddr_control_interface.vhd "
// file 3 "\d:\program files\synplicity_60\synplify\lib\vhd\std1164.vhd "
// file 4 "\d:\program files\synplicity_60\synplify\lib\vhd\arith.vhd "
// file 5 "\d:\projects\altera\lpcores\ddr\source\vhdl\v1_0\ddr_data_path.vhd "
// file 6 "\d:\projects\altera\lpcores\ddr\source\vhdl\v1_0\ddr_command.vhd "
// file 7 "\d:\projects\altera\lpcores\ddr\source\vhdl\v1_0\ddr_sdram.vhd "

module ddr_data_path_3 (
  DQM_0,
  DQM_1,
  DATAOUT_0,
  DATAOUT_1,
  DATAOUT_2,
  DATAOUT_3,
  DATAOUT_4,
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  DATAOUT_14,
  DATAOUT_15,
  DATAOUT_16,
  DATAOUT_17,
  DATAOUT_18,
  DATAOUT_19,
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  DATAOUT_21,
  DATAOUT_22,
  DATAOUT_23,
  DATAOUT_24,
  DATAOUT_25,
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  DATAOUT_31,
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  DQOUT_15,
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  dqin_0,
  dqin_1,
  dqin_2,
  dqin_3,
  dqin_4,
  dqin_5,
  dqin_6,
  dqin_7,
  dqin_8,
  dqin_9,
  dqin_10,
  dqin_11,
  dqin_12,
  dqin_13,
  dqin_14,
  dqin_15,
  DATAIN_c_0,
  DATAIN_c_1,
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  DATAIN_c_10,
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  DATAIN_c_22,
  DATAIN_c_23,
  DATAIN_c_24,
  DATAIN_c_25,
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  DATAIN_c_28,
  DATAIN_c_29,
  DATAIN_c_30,
  DATAIN_c_31,
  DM_c_0,
  DM_c_1,
  DM_c_2,
  DM_c_3,
  OE,
  dqs2a,
  dqs2b,
  d2_oe,
  ioe,
  dqs_oea,
  DQOE,
  delayed_oe,
  RESET_N_c,
  clk200,
  clk100_i,
  clk200_i,
  RESET_N_i,
  clk100
);
output DQM_0;
output DQM_1;
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output DATAOUT_15;
output DATAOUT_16;
output DATAOUT_17;
output DATAOUT_18;
output DATAOUT_19;
output DATAOUT_20;
output DATAOUT_21;
output DATAOUT_22;
output DATAOUT_23;
output DATAOUT_24;
output DATAOUT_25;
output DATAOUT_26;
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output DATAOUT_30;
output DATAOUT_31;
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output DQOUT_1;
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output DQOUT_6;
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input SC_CL_0;
input dqin_0;
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input dqin_3;
input dqin_4;
input dqin_5;
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input dqin_7;
input dqin_8;
input dqin_9;
input dqin_10;
input dqin_11;
input dqin_12;
input dqin_13;
input dqin_14;
input dqin_15;
input DATAIN_c_0;
input DATAIN_c_1;
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input DATAIN_c_29;
input DATAIN_c_30;
input DATAIN_c_31;
input DM_c_0;
input DM_c_1;
input DM_c_2;
input DM_c_3;
input OE;
output dqs2a;
output dqs2b;
output d2_oe;
output ioe;
output dqs_oea;
output DQOE;
input delayed_oe;
input RESET_N_c;
input clk200;
input clk100_i;
input clk200_i;
input RESET_N_i;
input clk100;
wire DQM_0 ;
wire DQM_1 ;
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wire dqin_10 ;
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wire dqin_12 ;
wire dqin_13 ;
wire dqin_14 ;
wire dqin_15 ;
wire DATAIN_c_0 ;
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wire DATAIN_c_10 ;
wire DATAIN_c_11 ;
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wire DATAIN_c_24 ;
wire DATAIN_c_25 ;
wire DATAIN_c_26 ;
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wire DATAIN_c_29 ;
wire DATAIN_c_30 ;
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wire DM_c_0 ;
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wire dqs2a ;
wire dqs2b ;
wire d2_oe ;
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wire dqs_oea ;
wire DQOE ;
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wire clk100_i ;
wire clk200_i ;
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wire [127:96] DATAIN_c;
wire [63:48] dqin;
wire [3:0] dmin1;
wire [31:0] din1;
wire [15:0] din2x_2;
wire [15:0] din1x_l1;
wire [3:0] dmin2;
wire [15:0] DQOUT;
wire [15:0] dq1;
wire [31:0] din2a;
wire [31:0] din2;
wire [15:0] din1x_h1;
wire [15:0] din1x_l2;
wire [15:0] din1x_h2;
wire [0:0] SC_CL;
wire [31:0] DATAOUT;
wire [15:0] din1x_h3;
wire [15:0] din1x_l3;
wire [3:0] dmin2a;
wire [1:0] DQM;
wire [1:0] dm1;
wire hi_lo ;
wire dqs1b ;
wire dqs1a ;
wire GND ;
wire VCC ;
//@5:152
  assign VCC = 1'b1;
//@5:152
  assign GND = 1'b0;
// @5:100
  apex20ke_lcell ioe_0 (
	.regout(ioe),
	.clk(clk100),
	.dataa(OE),
	.aclr(RESET_N_i)
);
defparam ioe_0.operation_mode="normal";
defparam ioe_0.output_mode="reg_only";
defparam ioe_0.packed_mode="false";
defparam ioe_0.lut_mask="aaaa";
// @5:226
  apex20ke_lcell DQOE_0 (
	.regout(DQOE),
	.clk(clk100_i),
	.dataa(OE),
	.aclr(RESET_N_i)
);
defparam DQOE_0.operation_mode="normal";
defparam DQOE_0.output_mode="reg_only";
defparam DQOE_0.packed_mode="false";
defparam DQOE_0.lut_mask="aaaa";
// @5:173
  apex20ke_lcell d2_oe_0 (
	.regout(d2_oe),
	.clk(clk200_i),
	.dataa(OE),
	.ena(RESET_N_c)
);
defparam d2_oe_0.operation_mode="normal";
defparam d2_oe_0.output_mode="reg_only";
defparam d2_oe_0.packed_mode="false";
defparam d2_oe_0.lut_mask="aaaa";
// @5:173
  apex20ke_lcell dqs2a_0 (
	.regout(dqs2a),
	.clk(clk200_i),
	.dataa(dqs1a),
	.aclr(RESET_N_i),
	.ena(d2_oe)
);
defparam dqs2a_0.operation_mode="normal";
defparam dqs2a_0.output_mode="reg_only";
defparam dqs2a_0.packed_mode="false";
defparam dqs2a_0.lut_mask="aaaa";
// @5:173
  apex20ke_lcell dqs2b_0 (
	.regout(dqs2b),
	.clk(clk200_i),
	.dataa(dqs1b),
	.aclr(RESET_N_i),
	.ena(d2_oe)
);
defparam dqs2b_0.operation_mode="normal";
defparam dqs2b_0.output_mode="reg_only";
defparam dqs2b_0.packed_mode="false";
defparam dqs2b_0.lut_mask="aaaa";
// @5:173
  apex20ke_lcell dqs_oea_0 (
	.regout(dqs_oea),
	.clk(clk200_i),
	.dataa(ioe),
	.datab(d2_oe),
	.aclr(RESET_N_i)
);
defparam dqs_oea_0.operation_mode="normal";
defparam dqs_oea_0.output_mode="reg_only";
defparam dqs_oea_0.packed_mode="false";
defparam dqs_oea_0.lut_mask="8888";
// @5:141
  apex20ke_lcell hi_lo_Z (
	.regout(hi_lo),
	.clk(clk200),
	.dataa(DQOE),
	.datab(hi_lo),
	.aclr(RESET_N_i)
);
defparam hi_lo_Z.operation_mode="normal";
defparam hi_lo_Z.output_mode="reg_only";
defparam hi_lo_Z.packed_mode="false";
defparam hi_lo_Z.lut_mask="2222";
// @5:173
  apex20ke_lcell dqs1a_Z (
	.regout(dqs1a),
	.clk(clk200_i),
	.dataa(delayed_oe),
	.datab(dqs1a),
	.aclr(RESET_N_i)
);
defparam dqs1a_Z.operation_mode="normal";
defparam dqs1a_Z.output_mode="reg_only";
defparam dqs1a_Z.packed_mode="false";
defparam dqs1a_Z.lut_mask="2222";
// @5:173
  apex20ke_lcell dqs1b_Z (
	.regout(dqs1b),
	.clk(clk200_i),
	.dataa(delayed_oe),
	.datab(dqs1b),
	.aclr(RESET_N_i)
);
defparam dqs1b_Z.operation_mode="normal";
defparam dqs1b_Z.output_mode="reg_only";
defparam dqs1b_Z.packed_mode="false";
defparam dqs1b_Z.lut_mask="2222";
// @5:141
  apex20ke_lcell DQM_0_ (
	.regout(DQM[0]),
	.clk(clk200),
	.dataa(dm1[0]),
	.aclr(RESET_N_i)
);
defparam DQM_0_.operation_mode="normal";
defparam DQM_0_.output_mode="reg_only";
defparam DQM_0_.packed_mode="false";
defparam DQM_0_.lut_mask="aaaa";
// @5:141
  apex20ke_lcell DQM_1_ (
	.regout(DQM[1]),
	.clk(clk200),
	.dataa(dm1[1]),
	.aclr(RESET_N_i)
);
defparam DQM_1_.operation_mode="normal";
defparam DQM_1_.output_mode="reg_only";
defparam DQM_1_.packed_mode="false";