latch_32.v

来自「等精度频率计的verilogHDL的实现,我花了好长时间才写的哦」· Verilog 代码 · 共 9 行

module	latch_32(qo,din,load);
output[31:0] qo;
input[31:0]	 din;
input	load;
reg[31:0]	qo;
always @(posedge load)
	begin qo=din; end
endmodule